JPH0229186A - カラーｃｒｔ制御回路 - Google Patents
カラーｃｒｔ制御回路Info
- Publication number
- JPH0229186A JPH0229186A JP17988288A JP17988288A JPH0229186A JP H0229186 A JPH0229186 A JP H0229186A JP 17988288 A JP17988288 A JP 17988288A JP 17988288 A JP17988288 A JP 17988288A JP H0229186 A JPH0229186 A JP H0229186A
- Authority
- JP
- Japan
- Prior art keywords
- data
- frame memory
- black
- written
- display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 85
- 239000000872 buffer Substances 0.000 abstract description 18
- IKTHMQYJOWTSJO-UHFFFAOYSA-N 4-Acetyl-6-tert-butyl-1,1-dimethylindane Chemical compound CC(=O)C1=CC(C(C)(C)C)=CC2=C1CCC2(C)C IKTHMQYJOWTSJO-UHFFFAOYSA-N 0.000 description 10
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 3
- 239000003086 colorant Substances 0.000 description 1
Landscapes
- Video Image Reproduction Devices For Color Tv Systems (AREA)
- Processing Of Color Television Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はカラーＣＲＴ Ｍ開回路に関し、更に詳述すれ
ば赤（Ｒ）、緑（Ｇ）、青（Ｂ）、３色のデータを各別
に記憶するフレームメモリに対してデータの書込み、読
出しを行わせるカラーＣＲＴ制御回路を提案するもので
ある。
ば赤（Ｒ）、緑（Ｇ）、青（Ｂ）、３色のデータを各別
に記憶するフレームメモリに対してデータの書込み、読
出しを行わせるカラーＣＲＴ制御回路を提案するもので
ある。
第３図は従来のカラーＣＲＴ制御回路のブロック図であ
る。カラー画像又は白黒画像の表示を指令し、またフレ
ームメモリへのデータの書込み、読出しを指令する主制
御部ｌはデータバスＤＢＩを介して表示制御プロセッサ
２と接続されている。表示制御プロセッサ２はアドレス
データバスＡＤＢＩを介してバッファ３Ｒ，３Ｇ、３Ｂ
及びアドレスランチ４と接続されている。バッファ３Ｒ
，３Ｇ、３Ｂは、データバスＤＢ２． ＤＢ３．ＤＢ４
を各別に介して、赤に関するデータを書込むフレームメ
モリ５Ｒと、緑に関するデータを書込むフレームメモリ
５Ｇと、青に関するデータを書込むフレームメモリ５Ｂ
と夫々接続されている。また前記アドレスラッチ４はア
ドレスバスＡＢＩを介してフレームメモリ５Ｒ，５Ｇ、
５Ｂと共通に接続されている。フレームメモリ５Ｒ，５
Ｇ、５Ｂの各出力データは、データバスＤＢＳ、 ＤＢ
６． ＤＢ７を各別に介して並列／直列変換器（以下Ｐ
／Ｓ変換器という）６Ｒ，６Ｇ、６Ｂに各別に与えられ
ている。またＰ／Ｓ変換器６Ｒ，６Ｇ。
る。カラー画像又は白黒画像の表示を指令し、またフレ
ームメモリへのデータの書込み、読出しを指令する主制
御部ｌはデータバスＤＢＩを介して表示制御プロセッサ
２と接続されている。表示制御プロセッサ２はアドレス
データバスＡＤＢＩを介してバッファ３Ｒ，３Ｇ、３Ｂ
及びアドレスランチ４と接続されている。バッファ３Ｒ
，３Ｇ、３Ｂは、データバスＤＢ２． ＤＢ３．ＤＢ４
を各別に介して、赤に関するデータを書込むフレームメ
モリ５Ｒと、緑に関するデータを書込むフレームメモリ
５Ｇと、青に関するデータを書込むフレームメモリ５Ｂ
と夫々接続されている。また前記アドレスラッチ４はア
ドレスバスＡＢＩを介してフレームメモリ５Ｒ，５Ｇ、
５Ｂと共通に接続されている。フレームメモリ５Ｒ，５
Ｇ、５Ｂの各出力データは、データバスＤＢＳ、 ＤＢ
６． ＤＢ７を各別に介して並列／直列変換器（以下Ｐ
／Ｓ変換器という）６Ｒ，６Ｇ、６Ｂに各別に与えられ
ている。またＰ／Ｓ変換器６Ｒ，６Ｇ。
６Ｂの各出力データは、デジタル／アナログ変換器（以
下Ｄ／Ａ変換器という）７Ｒ，７Ｇ、７Ｂに各別に与え
られ、夫々のＤ／Ａ変換器７Ｒ，７Ｇ、７Ｂは赤、緑、
青に関する各データＲ，（１，、Ｂを出力する。
下Ｄ／Ａ変換器という）７Ｒ，７Ｇ、７Ｂに各別に与え
られ、夫々のＤ／Ａ変換器７Ｒ，７Ｇ、７Ｂは赤、緑、
青に関する各データＲ，（１，、Ｂを出力する。
次にこのカラーＣＲＴ制御回路の動作を説明する。
主制御部１からカラー画像を表示すべき信号を表示制御
プロセッサ２に与え、また、そのデータの書込み、読出
し信号をフレームメモリ５Ｒ，５Ｇ、５Ｂに夫々与える
と、アドレスデータバスＡＤＢＩからバッファ３Ｒに赤
に関するデータが、バッファ３Ｇに緑に関するデータが
、バッファ３Ｂに青に関するデータが夫々与えられる。
プロセッサ２に与え、また、そのデータの書込み、読出
し信号をフレームメモリ５Ｒ，５Ｇ、５Ｂに夫々与える
と、アドレスデータバスＡＤＢＩからバッファ３Ｒに赤
に関するデータが、バッファ３Ｇに緑に関するデータが
、バッファ３Ｂに青に関するデータが夫々与えられる。
そしてバッファ３Ｒ，３Ｇ、３Ｂの出力データは、デー
タバスＤＢ２． ＤＢ３． ＤＢ４を介してフレームメ
モリ５Ｒ，５Ｇ。
タバスＤＢ２． ＤＢ３． ＤＢ４を介してフレームメ
モリ５Ｒ，５Ｇ。
５Ｂに各別に与えられる。一方、アドレスラッチ４に、
アドレスデータバスＡＤＢＩからアドレス信号が与えら
れてラッチされ、ラッチしたアドレス信号はアドレスバ
ス八Ｂ１を介して前記フレームメモリ５Ｒ，５Ｇ、 ５
Ｂに夫々与えられる。そして、フレームメモリ５Ｒ，５
Ｇ、５Ｂは夫々に与えられたデータをアドレス信号及び
書込み信号によりデータを書込み、読出し信号に応じて
フレームメモリ５Ｒ，５Ｇ、５Ｂに書込まれているデー
タを読出して、そのデータをデータバスＤＢ５．ＤＢ６
．ＤＢ７を各別に介してＰ／Ｓ変換器６Ｒ６Ｇ、６Ｂに
与える。それによりＰ／Ｓ変換器６Ｒ，６Ｇ、６Ｂは夫
々、与えられたデータをシリアルに変換して１ビット単
位で順次Ｄ／Ａ変換器７Ｒ，７Ｇ、７Ｂに各別に与える
。Ｄ／Ａ変換器７Ｒ，７Ｇ、７Ｂ夫々は、与えられたデ
ジタルデータをアナログデータ変換し、赤、緑。
アドレスデータバスＡＤＢＩからアドレス信号が与えら
れてラッチされ、ラッチしたアドレス信号はアドレスバ
ス八Ｂ１を介して前記フレームメモリ５Ｒ，５Ｇ、 ５
Ｂに夫々与えられる。そして、フレームメモリ５Ｒ，５
Ｇ、５Ｂは夫々に与えられたデータをアドレス信号及び
書込み信号によりデータを書込み、読出し信号に応じて
フレームメモリ５Ｒ，５Ｇ、５Ｂに書込まれているデー
タを読出して、そのデータをデータバスＤＢ５．ＤＢ６
．ＤＢ７を各別に介してＰ／Ｓ変換器６Ｒ６Ｇ、６Ｂに
与える。それによりＰ／Ｓ変換器６Ｒ，６Ｇ、６Ｂは夫
々、与えられたデータをシリアルに変換して１ビット単
位で順次Ｄ／Ａ変換器７Ｒ，７Ｇ、７Ｂに各別に与える
。Ｄ／Ａ変換器７Ｒ，７Ｇ、７Ｂ夫々は、与えられたデ
ジタルデータをアナログデータ変換し、赤、緑。
青、３色のデータＲ，Ｇ、Ｂを夫々出力し、これらのデ
ータＲ，Ｇ、Ｂに基づいてカラー画像を表示する。
ータＲ，Ｇ、Ｂに基づいてカラー画像を表示する。
ところで、主制御部１が白黒画像を表示すべき信号を表
示制御プロセッサ２に与えた場合には、表示される白黒
画像の白色部に対応する部分のフレームメモリ５Ｒ，５
Ｇ、５Ｂのビットを「１」に、黒色部に対応する部分の
フレームメモリ５Ｒ，５Ｇ、５Ｂのビットを「０」にす
る。即ち白黒画像を表示する場合には、各フレームメモ
リ５Ｒ，５Ｇ、５１１１に、夫々同一の「１」又は「０
」の白黒画像を表示するデータを書込んでいる。
示制御プロセッサ２に与えた場合には、表示される白黒
画像の白色部に対応する部分のフレームメモリ５Ｒ，５
Ｇ、５Ｂのビットを「１」に、黒色部に対応する部分の
フレームメモリ５Ｒ，５Ｇ、５Ｂのビットを「０」にす
る。即ち白黒画像を表示する場合には、各フレームメモ
リ５Ｒ，５Ｇ、５１１１に、夫々同一の「１」又は「０
」の白黒画像を表示するデータを書込んでいる。
前述したように従来のカラーＣＲＴ ｉｌＪ御回路は、
白黒画像を表示する場合は、３色のデータが夫々与えら
れる各フレームメモリに同一のデータを書込む必要があ
る。そのためデータの転送に無駄な時間を要し、画像の
表示が遅く制御回路の効率が低いという問題がある。
白黒画像を表示する場合は、３色のデータが夫々与えら
れる各フレームメモリに同一のデータを書込む必要があ
る。そのためデータの転送に無駄な時間を要し、画像の
表示が遅く制御回路の効率が低いという問題がある。
本発明は斯かる問題に関し、画像の表示速度が速く、制
御回路の効率が高いカラーＣＲＴ制御回路を提供するこ
とを目的とする。
御回路の効率が高いカラーＣＲＴ制御回路を提供するこ
とを目的とする。
本発明に係るカラーＣＲＴ制御回路は、カラー画像を表
示すべき３色の各データを第１．第２．第３のフレーム
メモリに各別に書込み、書込んだデータを夫々読出して
カラー画像を表示させるカラーＣＲＴ制御回路において
、前記第１及び第２のフレームメモリのデータを択一的
に選択する第１の切換部と、前記第１及び第３のフレー
ムメモリのデータを択一的に選択する第２の切換部と、
白黒画像のデータを第１のフレームメモリにのみ書込み
、第１のフレームメモリのデータをともに選択すべく第
１．第２の切換部を切換え、第１のフレームメモリに書
込んだデータのみを読出す第１の制御手段と、第１．第
２．第３のフレームメモリの夫々にカラー画像のデータ
を書込み、第２．第３のフレームメモリのデータを各別
に選択すべ（第１．第２の切換部を切換え、第２．第３
のフレームメモリに書込んだデータを読出すとともに第
１のフレームメモリに書込んだデータを読出す、第２の
制御手段とを備えることを特徴とする。
示すべき３色の各データを第１．第２．第３のフレーム
メモリに各別に書込み、書込んだデータを夫々読出して
カラー画像を表示させるカラーＣＲＴ制御回路において
、前記第１及び第２のフレームメモリのデータを択一的
に選択する第１の切換部と、前記第１及び第３のフレー
ムメモリのデータを択一的に選択する第２の切換部と、
白黒画像のデータを第１のフレームメモリにのみ書込み
、第１のフレームメモリのデータをともに選択すべく第
１．第２の切換部を切換え、第１のフレームメモリに書
込んだデータのみを読出す第１の制御手段と、第１．第
２．第３のフレームメモリの夫々にカラー画像のデータ
を書込み、第２．第３のフレームメモリのデータを各別
に選択すべ（第１．第２の切換部を切換え、第２．第３
のフレームメモリに書込んだデータを読出すとともに第
１のフレームメモリに書込んだデータを読出す、第２の
制御手段とを備えることを特徴とする。
第１．第２の切換部は、白黒画像を表示する場合は、と
もに第１のフレームメモリのデータを選択し、カラー画
像を表示する場合は、第２．第３のフレームメモリのデ
ータを各別に選択する。
もに第１のフレームメモリのデータを選択し、カラー画
像を表示する場合は、第２．第３のフレームメモリのデ
ータを各別に選択する。
第１の制御手段は、第１のフレームメモリのみに白黒画
像のデータを書込み第１のフレームメモリのデータをと
もに選択すべく第１．第２の切換部を切換え、第１のフ
レームメモリのみのデータを読出す。第２の制御手段は
第１．第２．第３のフレームメモリの夫々にカラー画像
のデータを書込み、第２．第３のフレームメモリのデー
タを夫々選択すべく第１．第２の切換部を切換え、第２
゜第３のフレームメモリのデータを夫々読出すとともに
第１のフレームメモリに書込んだデータを読出す。
像のデータを書込み第１のフレームメモリのデータをと
もに選択すべく第１．第２の切換部を切換え、第１のフ
レームメモリのみのデータを読出す。第２の制御手段は
第１．第２．第３のフレームメモリの夫々にカラー画像
のデータを書込み、第２．第３のフレームメモリのデー
タを夫々選択すべく第１．第２の切換部を切換え、第２
゜第３のフレームメモリのデータを夫々読出すとともに
第１のフレームメモリに書込んだデータを読出す。
これにより、１つのフレームメモリのみに、データの書
込み、読出しを行って白黒画像を表示できる。
込み、読出しを行って白黒画像を表示できる。
以下本発明をその実施例を示す図面によって詳述する。
第１図は本発明に係るカラーＣＲＴ制御回路のブロック
図である。カラー画像又は白黒画像の表示を指令し、ま
たフレームメモリへのデータの書込み、読出しを指令す
る主制御部１は、データバスＤＢＩを介して表示制御プ
ロセッサ２と接続されている。表示制御プロセッサ２は
アドレスデータバスＡＤＢＩを介してバッファ３Ｒ，３
Ｇ、３Ｂ及びアドレスラッチ４と接続されている。
図である。カラー画像又は白黒画像の表示を指令し、ま
たフレームメモリへのデータの書込み、読出しを指令す
る主制御部１は、データバスＤＢＩを介して表示制御プ
ロセッサ２と接続されている。表示制御プロセッサ２は
アドレスデータバスＡＤＢＩを介してバッファ３Ｒ，３
Ｇ、３Ｂ及びアドレスラッチ４と接続されている。
バッファ３Ｒ，３Ｇ、３Ｂは、データバスＤＢ２． Ｄ
Ｂ３． ＤＢ４を各別に介して赤に関するデータを書込
むフレームメモリ５Ｒと、緑に関するデータを書込むフ
レームメモリ５Ｇと、青に関するデータを書込むフレー
ムメモリ５Ｂと夫々接続されている。また前記アドレス
ラッチ４はアドレスバスＡＢＩを介してフレームメモリ
５１？、 ５Ｇ、 ５Ｂと共通接続されている。フレー
ムメモリ５Ｒ，５Ｇ、５Ｂの各出力データはデータバス
ＤＢＳ。
Ｂ３． ＤＢ４を各別に介して赤に関するデータを書込
むフレームメモリ５Ｒと、緑に関するデータを書込むフ
レームメモリ５Ｇと、青に関するデータを書込むフレー
ムメモリ５Ｂと夫々接続されている。また前記アドレス
ラッチ４はアドレスバスＡＢＩを介してフレームメモリ
５１？、 ５Ｇ、 ５Ｂと共通接続されている。フレー
ムメモリ５Ｒ，５Ｇ、５Ｂの各出力データはデータバス
ＤＢＳ。
ＤＢ６．ＤＢ７を各別に介してＰ／Ｓ変換器６Ｒ，６Ｇ
、６Ｂに各別に与えられている。またＰ／Ｓ変換器６Ｒ
の出力データは、Ｄ／Ａ変換器７Ｒ及びセレクタ１０の
第１の切換部１０ａで選択される一側端子ＴＩ、第２の
切換部１０ｂで選択される一側端子Ｔ３に与えられてい
る。
、６Ｂに各別に与えられている。またＰ／Ｓ変換器６Ｒ
の出力データは、Ｄ／Ａ変換器７Ｒ及びセレクタ１０の
第１の切換部１０ａで選択される一側端子ＴＩ、第２の
切換部１０ｂで選択される一側端子Ｔ３に与えられてい
る。
またＰ／Ｓ変換器６Ｇ 、 ６Ｂの各出力データは、切
換部１０ａで選択される他側端子Ｔ２、切換部１０ｂで
選択される他側端子Ｔ４に各別に与えられている。そし
て切換部１０ａが選択したデータはＤ／へ変換器７Ｇに
、切換部１０ｂが選択したデータはＤ／Ａ変換器７Ｂに
夫々与えられている。このセレクタ１０には主制御部１
から切換信号が与えられており、その切換信号により切
換部１０ａ、 １０ｂが連動して切換動作するようにな
っている。そして前記Ｄ／Ａ変喚器７Ｒ，７Ｇ、７Ｂは
夫々、赤、緑、青、３色の各データＲ，Ｇ、 Ｂを出力
する。
換部１０ａで選択される他側端子Ｔ２、切換部１０ｂで
選択される他側端子Ｔ４に各別に与えられている。そし
て切換部１０ａが選択したデータはＤ／へ変換器７Ｇに
、切換部１０ｂが選択したデータはＤ／Ａ変換器７Ｂに
夫々与えられている。このセレクタ１０には主制御部１
から切換信号が与えられており、その切換信号により切
換部１０ａ、 １０ｂが連動して切換動作するようにな
っている。そして前記Ｄ／Ａ変喚器７Ｒ，７Ｇ、７Ｂは
夫々、赤、緑、青、３色の各データＲ，Ｇ、 Ｂを出力
する。
このように構成したカラーＣＲＴ制御回路の動作を説明
する。カラー画像を表示する場合、主制御部１からカラ
ー画像を表示すべき信号をデータバスＤＢＩを介して表
示制御プロセッサ２に与え、またデータの書込み、読出
し信号をフレームメモリ５Ｒ，５Ｇ、５Ｂに夫々与え、
更にカラー画像の表示に関連した切換信号をセレクタ１
０に与える。それにより、セレクタ１０の切換部１０ａ
、 １０ｂはともに破線で示す切換状態になる。そして
、アドレスデータバスＡＤＢＩからバッファ３Ｒに赤に
関するデータが、バッファ３Ｇに緑に関するデータが、
バッファ３Ｂに青に関するデータが夫々与えられる。
する。カラー画像を表示する場合、主制御部１からカラ
ー画像を表示すべき信号をデータバスＤＢＩを介して表
示制御プロセッサ２に与え、またデータの書込み、読出
し信号をフレームメモリ５Ｒ，５Ｇ、５Ｂに夫々与え、
更にカラー画像の表示に関連した切換信号をセレクタ１
０に与える。それにより、セレクタ１０の切換部１０ａ
、 １０ｂはともに破線で示す切換状態になる。そして
、アドレスデータバスＡＤＢＩからバッファ３Ｒに赤に
関するデータが、バッファ３Ｇに緑に関するデータが、
バッファ３Ｂに青に関するデータが夫々与えられる。
そしてバッファ３Ｒ、３Ｇ 、 ３Ｂの出力データは、
データバスＤＢ２．０Ｂ３． ＤＢ４を各別に介してフ
レームメモリ５Ｒ，５Ｇ、５Ｂに夫々与えられる。
データバスＤＢ２．０Ｂ３． ＤＢ４を各別に介してフ
レームメモリ５Ｒ，５Ｇ、５Ｂに夫々与えられる。
一方、アドレスラッチ４にアドレスデータバスＡＤＢＩ
からアドレスが与えられてラッチされ、ラッチしたアド
レスはアドレスバス＾Ｂ１を介して前記フレームメモリ
５Ｒ，５Ｇ、５Ｂに夫々与えられる。そしてフレームメ
モリ５Ｒ，５Ｇ、５Ｂは夫々に与えられたアドレス及び
書込み信号に応じてデータを書込み、読出し信号に応じ
てフレームメモリ５Ｒ，５Ｇ、５Ｂのデータを読出す。
からアドレスが与えられてラッチされ、ラッチしたアド
レスはアドレスバス＾Ｂ１を介して前記フレームメモリ
５Ｒ，５Ｇ、５Ｂに夫々与えられる。そしてフレームメ
モリ５Ｒ，５Ｇ、５Ｂは夫々に与えられたアドレス及び
書込み信号に応じてデータを書込み、読出し信号に応じ
てフレームメモリ５Ｒ，５Ｇ、５Ｂのデータを読出す。
読出したデータをデータバスＤＢ５゜ＤＢ６．ＤＢ７を
各別に介してＰ／Ｓ変換器６Ｒ，６Ｇ、６Ｂに与える。
各別に介してＰ／Ｓ変換器６Ｒ，６Ｇ、６Ｂに与える。
それによりＰ／Ｓ変換器６Ｒ，６Ｇ、６Ｂは夫々、与え
られたデータをシリアルに変換して１ビット単位で順次
出力し、Ｐ／Ｓ変換器６Ｒのデータは直接にＤ／Ａ変換
器７Ｒに、Ｐ／Ｓ変換器６Ｇのデータは切換部１０ａを
介してＤ／Ａ変換器７Ｇに、Ｐ／Ｓ変換器６Ｂのデータ
は切換部１０ｂを介してＤ／Ａ変換器７Ｂに与える。
られたデータをシリアルに変換して１ビット単位で順次
出力し、Ｐ／Ｓ変換器６Ｒのデータは直接にＤ／Ａ変換
器７Ｒに、Ｐ／Ｓ変換器６Ｇのデータは切換部１０ａを
介してＤ／Ａ変換器７Ｇに、Ｐ／Ｓ変換器６Ｂのデータ
は切換部１０ｂを介してＤ／Ａ変換器７Ｂに与える。
そしてＤ／＾変換器７Ｒ，７Ｇ、７Ｂは、与えられたデ
ジタルデータをアナログデータに変換して、３色の各デ
ータＲ，Ｇ、Ｂを出力してカラー画像を表示することに
なる。
ジタルデータをアナログデータに変換して、３色の各デ
ータＲ，Ｇ、Ｂを出力してカラー画像を表示することに
なる。
一方、白黒画像を表示する場合は、主制御部１から白黒
画像を表示すべき信号、データの書込み、読出し信号及
び白黒画像の表示に関連する信号を前述したと同様に出
力する。これによりセレクタ１０の切換部１０ａ、 １
０ｂは実線で示す切換状態になる。
画像を表示すべき信号、データの書込み、読出し信号及
び白黒画像の表示に関連する信号を前述したと同様に出
力する。これによりセレクタ１０の切換部１０ａ、 １
０ｂは実線で示す切換状態になる。
そしてアドレスデータバスＡＤＢＩから白黒画像に関連
するデータが例えばバッファ３Ｒのみに与えられ、書込
み信号に応じてフレームメモリ５Ｒのみに書込む。また
読出し信号に応じてフレームメモリ５Ｒに書込んだデー
タを読出しＰ／Ｓ変換器６Ｒに与える。
するデータが例えばバッファ３Ｒのみに与えられ、書込
み信号に応じてフレームメモリ５Ｒのみに書込む。また
読出し信号に応じてフレームメモリ５Ｒに書込んだデー
タを読出しＰ／Ｓ変換器６Ｒに与える。
Ｐ／Ｓ変換器６Ｒはシリアルに変換してデジタルデータ
を出力して、直接又は切換部１０ａ、 １０ｂを介して
Ｄ／Ａ変換器７Ｒ，７Ｇ、７Ｂに夫々与え、Ｄ／Ａ変換
器７Ｒ１７Ｇ、７Ｂはともに白黒画像を表示するデータ
を出力して白黒画像を表示することになる。
を出力して、直接又は切換部１０ａ、 １０ｂを介して
Ｄ／Ａ変換器７Ｒ，７Ｇ、７Ｂに夫々与え、Ｄ／Ａ変換
器７Ｒ１７Ｇ、７Ｂはともに白黒画像を表示するデータ
を出力して白黒画像を表示することになる。
このように、白黒画像を表示する場合には、１つのフレ
ームメモリ５Ｒのみにデータを書込み、またそのデータ
を読出せばよいから、残りのフレームメモリ５Ｇ、５Ｂ
に対するデータの書込み、読出しの時間を要せず制御回
路の効率を高め得るとともに、画像の表示速度を速め得
る。
ームメモリ５Ｒのみにデータを書込み、またそのデータ
を読出せばよいから、残りのフレームメモリ５Ｇ、５Ｂ
に対するデータの書込み、読出しの時間を要せず制御回
路の効率を高め得るとともに、画像の表示速度を速め得
る。
第２図は本発明の他の実施例を示すカラーＣＩ？Ｔ制御
回路のブロック図である。このカラーＣＲＴ制御回路は
、第１図に示したカラーＣＲＴ Ｉｆ御回路にアドレス
データバスＡＤＢＩからデータが与えられるバッファ３
Ｃと、このバッファ３ＣとデータバスＤＢＳを介して接
続されたコントロールフレームメモリ５Ｃと、このコン
トロールフレームメモリ５Ｃのデータを与えるＰ／Ｓ変
換器６Ｃとを付加してＰ／Ｓ変換器６Ｃの出力データを
セレクタ１０に与えたものであり、それ以外の構成は第
１図と同様である。
回路のブロック図である。このカラーＣＲＴ制御回路は
、第１図に示したカラーＣＲＴ Ｉｆ御回路にアドレス
データバスＡＤＢＩからデータが与えられるバッファ３
Ｃと、このバッファ３ＣとデータバスＤＢＳを介して接
続されたコントロールフレームメモリ５Ｃと、このコン
トロールフレームメモリ５Ｃのデータを与えるＰ／Ｓ変
換器６Ｃとを付加してＰ／Ｓ変換器６Ｃの出力データを
セレクタ１０に与えたものであり、それ以外の構成は第
１図と同様である。
このカラーＣＲＴ制御回路は、白黒画像を表示する場合
には、例えばフレームメモリ５Ｒのみにアドレスデータ
バスＡＤＢＩからデータを与える。またそのデータのア
ドレスと相対的に等しいコントロールフレームメモリ５
Ｃのビットを「１」にする。フレームメモリ５Ｒの出力
データはＰ／Ｓ変換器６Ｒを介してＤ／Ａ変換器７Ｒに
与えられてＤ／Ａ変換器７Ｒから白黒画像を表示すべき
データが出力されるが、コントロールフレームメモリ５
Ｃの出力データがＰ／Ｓ変換器６Ｃを介してセレクタ１
０に与えられ、ビットが「１」であるときはセレクタ１
０は実線で示す切換状態になり、Ｄ／＾変換器７Ｇ、７
Ｂの出力データはＤ／Ａ変換器７Ｒの出力データと同一
となり、白黒画像を表示することになる。ところで、コ
ントロールフレームメモリ５ＣからＰ／Ｓ変換器６Ｃに
与えられるビットが「０」であるときは、セレクタ１０
は破線で示す切換状態となって、前述したフレームメモ
リ５Ｒ，５Ｇ、 ５Ｂの各出力データがＤ／Ａ変換器７
Ｒ，７Ｇ。
には、例えばフレームメモリ５Ｒのみにアドレスデータ
バスＡＤＢＩからデータを与える。またそのデータのア
ドレスと相対的に等しいコントロールフレームメモリ５
Ｃのビットを「１」にする。フレームメモリ５Ｒの出力
データはＰ／Ｓ変換器６Ｒを介してＤ／Ａ変換器７Ｒに
与えられてＤ／Ａ変換器７Ｒから白黒画像を表示すべき
データが出力されるが、コントロールフレームメモリ５
Ｃの出力データがＰ／Ｓ変換器６Ｃを介してセレクタ１
０に与えられ、ビットが「１」であるときはセレクタ１
０は実線で示す切換状態になり、Ｄ／＾変換器７Ｇ、７
Ｂの出力データはＤ／Ａ変換器７Ｒの出力データと同一
となり、白黒画像を表示することになる。ところで、コ
ントロールフレームメモリ５ＣからＰ／Ｓ変換器６Ｃに
与えられるビットが「０」であるときは、セレクタ１０
は破線で示す切換状態となって、前述したフレームメモ
リ５Ｒ，５Ｇ、 ５Ｂの各出力データがＤ／Ａ変換器７
Ｒ，７Ｇ。
７Ｂに各別に与えられて前述した如くカラー画像が表示
される。
される。
即ち、白黒画像を表示すべき画像領域に対応するコント
ロールフレームメモリ５Ｃのデータを「１」にしている
と、そのデータに応じてセレクタ１０が破線で示す切換
状態になり、その画像領域を白黒画像で表示することに
なる。またビットを「０」にしている場合にはセレクタ
１０は実線で示す切換状態になり、その画像領域はカラ
ー画像が表示される。このようにして、最近のワークス
テーション等にみられるマルチウィンドウ表示をする場
合にはＣＲＴの特定の領域の画像を白黒画像にできる。
ロールフレームメモリ５Ｃのデータを「１」にしている
と、そのデータに応じてセレクタ１０が破線で示す切換
状態になり、その画像領域を白黒画像で表示することに
なる。またビットを「０」にしている場合にはセレクタ
１０は実線で示す切換状態になり、その画像領域はカラ
ー画像が表示される。このようにして、最近のワークス
テーション等にみられるマルチウィンドウ表示をする場
合にはＣＲＴの特定の領域の画像を白黒画像にできる。
なお、本実施例では白黒画像を表示する場合にフレーム
メモリ５Ｒのみにデータを書込んだが、それに限定せず
、他の１つのフレームメモリに書込んでもよいのは勿論
である。またフレームメモリ５Ｒ，５Ｇ、５Ｂを夫々１
個で示したが、複数個であっても同様である。
メモリ５Ｒのみにデータを書込んだが、それに限定せず
、他の１つのフレームメモリに書込んでもよいのは勿論
である。またフレームメモリ５Ｒ，５Ｇ、５Ｂを夫々１
個で示したが、複数個であっても同様である。
以上詳述したように、本発明は、白黒画像を表示する場
合には第１のフレームメモリに白黒画像に関連するデー
タを書込み、第１．第２の切換部がともに第１のフレー
ムメモリのデータを選択して、書込んだデータを読出す
ようにしたから、１つのフレームメモリのみにデータの
書込み、読出しをすればよく、データの転送が速くなっ
て画像の表示が速くなる。
合には第１のフレームメモリに白黒画像に関連するデー
タを書込み、第１．第２の切換部がともに第１のフレー
ムメモリのデータを選択して、書込んだデータを読出す
ようにしたから、１つのフレームメモリのみにデータの
書込み、読出しをすればよく、データの転送が速くなっ
て画像の表示が速くなる。
また制御回路の効率を高めることができる。したがって
最近のようにＣＩ？Ｔの解像度が高く、取扱うデータ量
が多い場合には、本発明による効果はより大である。
最近のようにＣＩ？Ｔの解像度が高く、取扱うデータ量
が多い場合には、本発明による効果はより大である。
第１図は本発明に係るカラーＣＲＴ制御回路のブロック
図、第２図は本発明の他の実施例を示すカラーＣＲＴ制
御回路のブロック図、第３図は従来のカラーＣＲＴ制御
回路のブロック図である。 １・・・主制御部 ３Ｒ，３Ｇ、３Ｂ・・・バッファ４
・・・アドレスラッチ ５Ｒ，５Ｇ、５Ｂ・・・フレー
ムメモリ５Ｃ・・・コントロールフレームメモリ６Ｒ，
６Ｇ、６Ｂ・・・並列／直列変換器（Ｐ／Ｓ変換器）７
Ｒ，７Ｇ、７Ｂ・・・デジタル／アナログ変換器（Ｄ／
Ａ変換器）１０・・・セレクタ １０ａ、 １０ｂ・・
・切換部ＡＤＢＩ・・・アドレスデータバス ＤＢ２．ＤＢ３．ＤＢ４・・・データバス ＡＢＩ・・
・アドレスバス特 許 出願人
図、第２図は本発明の他の実施例を示すカラーＣＲＴ制
御回路のブロック図、第３図は従来のカラーＣＲＴ制御
回路のブロック図である。 １・・・主制御部 ３Ｒ，３Ｇ、３Ｂ・・・バッファ４
・・・アドレスラッチ ５Ｒ，５Ｇ、５Ｂ・・・フレー
ムメモリ５Ｃ・・・コントロールフレームメモリ６Ｒ，
６Ｇ、６Ｂ・・・並列／直列変換器（Ｐ／Ｓ変換器）７
Ｒ，７Ｇ、７Ｂ・・・デジタル／アナログ変換器（Ｄ／
Ａ変換器）１０・・・セレクタ １０ａ、 １０ｂ・・
・切換部ＡＤＢＩ・・・アドレスデータバス ＤＢ２．ＤＢ３．ＤＢ４・・・データバス ＡＢＩ・・
・アドレスバス特 許 出願人
Claims (1)
- 【特許請求の範囲】 １、カラー画像を表示すべき３色の各データを第１、第
２、第３のフレームメモリに各別に書込み、書込んだデ
ータを夫々読出してカラー画像を表示させるカラーＣＲ
Ｔ制御回路において、 前記第１及び第２のフレームメモリのデータを択一的に
選択する第１の切換部と、前記第１及び第３のフレーム
メモリのデータを択一的に選択する第２の切換部と、白
黒画像のデータを第１のフレームメモリにのみ書込み、
第１のフレームメモリのデータをともに選択すべく第１
、第２の切換部を切換え、第１のフレームメモリに書込
んだデータのみを読出す第１の制御手段と、第１、第２
、第３のフレームメモリの夫々にカラー画像のデータを
書込み、第２、第３のフレームメモリのデータを各別に
選択すべく第１、第２の切換部を切換え、第２、第３の
フレームメモリに書込んだデータを読出すとともに第１
のフレームメモリに書込んだデータを読出す、第２の制
御手段とを備えることを特徴とするカラーＣＲＴ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17988288A JPH0229186A (ja) | 1988-07-19 | 1988-07-19 | カラーｃｒｔ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17988288A JPH0229186A (ja) | 1988-07-19 | 1988-07-19 | カラーｃｒｔ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0229186A true JPH0229186A (ja) | 1990-01-31 |
Family
ID=16073549
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17988288A Pending JPH0229186A (ja) | 1988-07-19 | 1988-07-19 | カラーｃｒｔ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0229186A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102441535A (zh) * | 2011-12-05 | 2012-05-09 | 浙江佳丽珍珠首饰有限公司 | 一种珍珠落下无停顿归纳装置 |
| CN113903305A (zh) * | 2021-09-30 | 2022-01-07 | 昆山国显光电有限公司 | 显示控制方法、装置、芯片、设备、存储介质及程序产品 |
-
1988
- 1988-07-19 JP JP17988288A patent/JPH0229186A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102441535A (zh) * | 2011-12-05 | 2012-05-09 | 浙江佳丽珍珠首饰有限公司 | 一种珍珠落下无停顿归纳装置 |
| CN113903305A (zh) * | 2021-09-30 | 2022-01-07 | 昆山国显光电有限公司 | 显示控制方法、装置、芯片、设备、存储介质及程序产品 |
| CN113903305B (zh) * | 2021-09-30 | 2023-09-26 | 昆山国显光电有限公司 | 显示控制方法、装置、芯片、设备、存储介质及程序产品 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2572373B2 (ja) | カラ−デイスプレイ装置 | |
| JPH0810464B2 (ja) | ビデオ表示アダプタ及びピクセル・プロセッサ | |
| JPH071428B2 (ja) | 表示制御装置 | |
| JPH09288477A (ja) | 画像表示制御装置 | |
| JPH0425554B2 (ja) | ||
| JPH0229186A (ja) | カラーｃｒｔ制御回路 | |
| US6327005B1 (en) | Display device and method in digital TV | |
| JPH02137070A (ja) | 画像処理装置 | |
| JPH028892A (ja) | グラフィックディスプレイ | |
| JP2556561B2 (ja) | 記録画像表示装置 | |
| JPH0695272B2 (ja) | 画像表示装置 | |
| JPS63156291A (ja) | 画像メモリ | |
| KR0148033B1 (ko) | 핑퐁방식의 프레임 메모리 구조를 갖는 영상 압축/복원 시스템 회로 | |
| JPH03287296A (ja) | 画像表示装置 | |
| JPH0367296A (ja) | 表示合成装置 | |
| JP2007312085A (ja) | 映像処理装置 | |
| JPH08147478A (ja) | 動画像復号化装置 | |
| JPH01283593A (ja) | 表示メモリのアクセス方式 | |
| JPH05210375A (ja) | 表示回路 | |
| JPS63153586A (ja) | 画像表示装置 | |
| JPH05158448A (ja) | カラー画像処理装置 | |
| JPH01101072A (ja) | 画像合成装置 | |
| JPS63167392A (ja) | 表示信号処理装置 | |
| JPH06161408A (ja) | 表示制御装置 | |
| JPH09319351A (ja) | ビデオディスプレイコントローラ |