JPH01283593A - 表示メモリのアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 発明の効果 〔（既要〕 カラーディスプレイ装置の色彩を変更する際に表示メモ
リに対するアクセスを一回の書込み動作で完了させる表
示メモリのアクセス方式に関し、処理時間の短縮と処理
プログラムの簡易化を行うことを目的とし、 複数のプレーンで構成された表示メモリを使用するカラ
ーディスプレイ装置で、プロセッサがデータバスに送出
する複数のビットを、表示メモリの各プレーンに夫々個
別に書込む順序に従って、１ピントずつ順次選択する第
１の切替手段と、プロセッサが送出するデータを各プレ
ーンに並列に送出するか、、第１の切替手段の出力を各
プレーンに並列に送出するか切替える第２の切替手段と
、プロセッサが送出するアドレスを解析し、第１の切替
手段に切替信号を送出すると共に、表示メモリの各プレ
ーンにプロセッサが送出するデータを書込む順序に従っ
て、プレーン毎にイネーブルとするＲＡＭ制御回路とを
設け、一つの画素の色彩を変更する場合、第２の切替手
段を第１の切替手段の出力側に切替えた後、画素に対応
する表示メモリの各プレーン上の同一アドレスに対し、
同一書込みザイクル内で、データを書込む順序により各
プレーンを夫々イネーブルとし、第１の切替手段を順次
切替え、データバス上の複数ビットを各プレーンに１ビ
ットずつ順次書込む構成とする。

〔産業上の利用分野〕

本発明は複数のプレーンで構成された表示メモリを使用
し、該プレーンの数に対応する数のビットの組合わせで
定まる階調で色彩を変化させるカラーディスプレイ装置
に係り、特に色彩を変更する際に該表示メモリに対する
アクセスを一回の書込み動作で完了させることを可能と
する表示メモリのアクセス方式に関する。

−ｉ的なカラーディスプレイ装置においては、表示メモ
リを複数のプレーンで構成し、各プレーン上の同一アド
レスにおける該プレーンの枚数に対応した複数ビットを
組合わせたデータによって色彩を表現している。そして
、表示メモリに対するプロセッサのアクセスは、バイト
単位かワード単位で同一プレーン上の連続したアドレス
のビットに対して実行されるようになっている。

このうな構成のカラーディスプレイ装置において、表示
画面の色彩を変更する場合、プロセッサの色彩変更処理
時間は短く、且つ該プロセッサの動作を指示するプログ
ラムが複雑とならないことが必要である。

〔従来の技術〕

第５図は従来の技術の一例を説明するブロック図で、第
６図は第５図の動作を説明する図である。

プロセッサ１は表示メモリ３を構成するプレー７＋０１
〜＋３１ニテー　タヲｉｆ込ム場合、ＲＡＭ＄ｌＩ′４
′ｎ回路２にアドレスと制御信号を送出して、データバ
ス６にデータを送出する。ＲＡＭ制御回路２は、プロセ
ッサ１が送出したアドレスを解析し、表示メモリ３に対
するアドレスを作成して、表示メモリ３の各プレーン（
０）〜（３）に送出すると共に、前記制御信号に基づき
、指定されたプレーンをイネーブルとするＲＡＭ制御信
号を、指定されたプレーンに送出する。

従って、データバス６に送出されたデータは、指定され
たプレーンの指定されたアドレスに、例えば、１バイト
単位で書込まれる。又、ブロモ・ノサｌがデータを読出
す場合は、指定されたプレーンの指定されたアドレスか
ら、１バイト単位でデータが読出され、データバス６に
送出される。このように、プロセッサ１は表示メモリ３
の一つのプレーンに対して、１バイト単位か１ワ一ド単
位でデータの書込み又は読出しを行う。

表示メモリ３の各プレーン（０）〜（３）は図示省略し
た制御回路により走査され、各プレーン（０）〜（３）
の同一アドレス上のビットが夫々１ビットずつ読出され
て、ルックアップチー・プル４のアドレスとし７て、ル
ックアップテーブル４に送出される。

ルックアップテーブル４は表示メモリ３から読出された
４ビットの組合わせによるアドレスにより、１６階調の
赤、緑、青の三原色の輝度を指示するディジタル値をＤ
／Ａ変換回路５に送出し、Ｄ／Ａ変換回路５はこのディ
ジタル値をアナログ値に変換し、ビデオ信号として図示
省略した表示部に送出する。

プロセッサ１は表示画面上の一画素の色彩を変更する場
合、第６図に示す如く、表示メモリ３のプレーン（０）
の色彩変更対象の画素が書込まれている１バイトの領域
［相］のアドレスを送出し、８ピントのデータ■を読出
す。そして、■〜■で示す８ビットのデータの中で、例
えば、■のビットを変更して、更新データ＠を作成し、
この更新したデータ＠を再びプレーン（０）の同一アド
レスに書込む。

即ち、データ［相］の書込まれていた領域にデータ０を
書込む。

次にプロセッサ１はプレーン（１）の前記と同一アドレ
ス０のデータを読出し、■のビットを変更した更新デー
タを作成し、再びデータ０が書込まれていた領域に書込
む。同様にプレーン（２）のデータ■も■のビットを変
更して更新したデータを書込み、プレーン（３）のデー
タ■も■のビットを変更して更新したデータを書込む。

〔発明が解決しようとする課題〕

上記の如〈従来は、プロセッサ１が表示画面上の一画素
の色彩を変更しようとすると、各プレーンの同一アドレ
スのバイト星位かワード単位のデータを、表示メモリ３
を構成するプレーンの数に対応する回数読出し、この中
の色彩を変更する画素に対応したビットを変更した更新
データを該プレーン数に対応する回数作成して、再度同
一アドレスに該プレーン数に対応する回数書込む動作を
必要とする。

従って、プロセッサ１の表示メモリ３に対するアクセス
回数は、表示色彩の階調を決定するプレーン数に比例し
て多（なるため、プロセッサ１の色彩変更処理に要する
時間が長くなると共に、このような処理をプロセッサ１
に指示するプログラムが複雑となり、且つ、このプログ
ラムを格納するメモリ容量が増加するという問題がある
。

本発明はこのような問題点に鑑み、色彩を変更する場合
、表示メモリ３の各プレーンの同一アドレスのビットを
一回のアクセスで書替えることを可能として、プロセッ
サ１が一回の書込み動作を行うことで、希望する画素の
色彩を変更することを可能として、処理時間の短縮と処
理プログラムの簡易化を行うことを目的としている。

〔課題を解決するための手段〕

第１図は本発明の原理ブロック図で、第２図は第１図の
動作を説明する図である。

第５図と同一符号は同一機能のものを示す。プロセッサ
７はデータバス６に、例えば色彩を変更するため、表示
メモリ３のアドレスＸ、Ｙにデータを書込む指示を行う
アクセスモード信号を送出し、レジスタ９に格納する。

レジスタブに格納されたアクセスモード信号は、切替手
段１０とＲＡＭ制御回路８に送出され、切替手段１０は
このアクセスモード信号により、第２図に示す如く、接
点を実線で示す方向に切替え、データバス６のデータ、
例えば“０″“１”０”１”を切替手段１１の出力側か
ら受領するようにする。

ＲＡＭ制御回路８はレジスタ９のアクセスモード信号か
ら、表示メモリ３の各プレーン（０）〜（３）の同一ア
ドレスＸ、Ｙで指定された領域内のビットを書替えるこ
とを認識し、プロセッサ７が送出するアドレスと制御信
号に基づき、切替手段１１に対する切替信号を送出する
。

即ち、プロセッサ７が送出する例えば１バイトの領域を
指示するアドレスで指定された表示メモリ３の各プレー
ン（０）〜（３）の８ビットの領域内にあるどのビット
にデータを書込むかを判定する。そして、例えば第１ビ
ットにデータを書込む場合、切替手段１１の第２図に示
す接点ａをデータバス６の＠に接続し、プレーン（０）
にイネーブル信号を送出する。

従って、プレーン（０）のプロセッサ７が送出したアド
レスＸ、Ｙにデータバス６に送出されたデータ“０“を
書込むことが出来る。

次にＲＡＭ制御回路８は切替手段１１の第２図に示す接
点ａをデータバス６のＯに接続し、プレーン（１）にイ
ネーブル信号を送出する。従って、プレーン（１１のプ
ロセッサ７が送出したアドレスＸ。

Ｙにデータバス６に送出されたデータ゛１”を書込むこ
とが出来る。

次にＲＡＭ制御回路８は切替手段１１の第２図に示す接
点ａをデータバス６の［相］に接続し、プレーン（２）
にイネーブル信号を送出する。従って、プレーン（２）
のプロセッサ７が送出したアドレスＸ。

Ｙにデータバス６に送出されたデータ“０”を書込むこ
とが出来る。

次にＲＡＭ制御回路８は切替手段１１の第２図に示す接
点ａをデータバス６の［相］に接続し、プレーン（３）
にイネーブル信号を送出する。従って、プレーン（３）
のプロセッサ７が送出したアドレスＸ。

Ｙにデータバス６に送出されたデータ“１”を占込むこ
とが出来る。

プロセッサ７が例えば８ビットの中の第２ビットにデー
タを書込むことを指示している場合、ＲＡＭ制御回路８
は切替手段１１の第２図に示す接点すをデータバス６の
［相］に接続し、プレーン（０）にイネーブル信号を送
出する。

従って、プレーン（０）のプロセッサ７が送出したアド
レスＸ、　Ｙで指定されたビットに隣接したビット、即
ち、アドレスＸ、、Ｙにデータバス６に送出されたデー
タ“０″を書込むことが出来る。

次にＲＡＭ制御回路８は切替手段１１の第２図に示す接
点すをデータバス６のＯに接続し、プレーン（１１にイ
ネーブル信号を送出する。従って、プレーン（１１のプ
ロセッサ７が送出したアドレスＸ。

Ｙで指定されたビットに隣接したビット、即ち、アドレ
スＸＩ、Ｙにデータバス６に送出されたデータ“１”を
書込むことが出来る。

次にＲＡＭ制御回路８は切替手段１１の第２図に示す接
点すをデータバス６の［相］に接続し、プレーン（２）
にイネーブル信号を送出する。従って、プレーン（２）
のアドレスＸ、、Ｙにデータバス６に送出されたデータ
“０″を書込むことが出来る。

次にＲＡＭ制御回路８は切替手段１１の第２図に示す接
点すをデータバス６の［相］に接続し、プレーン（３）
にイネーブル信号を送出する。従って、プレーン（３）
のアドレスＸＩ、Ｙにデータバス６に送出されたデータ
“ビを口込むことが出来る。

プロセッサ７が例えば８ビットの中の第３ビットにデー
タを書込むことを指示している場合、ＲＡＭ制御回路８
は切替手段１１の第２図に示す接点Ｃを前記同様に切替
え、プロセッサ７が例えば８ビットの中の第４ビットに
データを書込むことを指示している場合、ＲＡ　Ｍ　ｉ
ｌｉ制御回路８は切替手段１１の第２図に示す接点ｄを
前記同様に切替える。

第２図はデータバス６が４本の場合に付き説明したが、
８本の場合は切替手段１０と１１の接点数を増加させる
ことで、詳細動作は前記同様であるため、詳細説明は省
略する。

〔作用〕

上記の如く構成することにより、プロセッサ７はレジス
タ９にアクセスモード信号を送出することで、切替手段
１０を切替手段１１の出力側に切替えさせると共に、色
彩変更をＲＡＭ制御回路８に通知し、ＲＡＭ制御回路８
は色彩変更を認識すると、色彩変更を行う画素に対応す
るビットの位置をプロセッサ７が送出するアドレスと制
御信号から判定し、切替手段１１を制御して所定の画素
に対応するビットに対し、プロセッサ７の送出したデー
タの書込をプロセッサ７の１書込サイクル内で完了させ
るため、プロセッサ７の色彩変更に対する処理時間を短
縮させると共に、表示メモリ３の各プレーンから読出し
たデータを変更した更新データを作成し、更にこの更新
データを各プレ−ンに書込むという複雑な処理を行わな
くて良いため、プロセッサ７の動作を指示する処理プロ
グラムを簡易化することが出来る。

〔実施例〕

第３図は本発明の一実施例を示す回路のプロ・ツク図で
、第４図は第３図の動作を説明するタイムチャートであ
る。

第５図と同一符号は同一機能のものを示す。プロセッサ
７はデータバス６に、例えば色彩を変更するため、表示
メモリ３にデータを書込む指示を行うアクセスモード信
号を送出し、レジスタ９に格納する。レジスタ９に格納
されたアクセスモード信号は、マルチプレクサ１２と１
４及びＲＡＭ制御回路８に送出され、マルチプレクサ１
２はこのアクセスモード信号により、第２図の切替手段
１０に示す接点を実線で示す方向に切替え、プロセッサ
７がデータバス６に送出した第４図（ａ）のデータバス
６に示す如きデータ、例えば“０”１′″“０”１”を
マルチプレクサ１３の出力側から受領するようにする。

ＲＡＭ制御回路８はレジスタ９のアクセスモード信号か
ら、表示メモリ３の各プレーン（０）〜（３）の同一ア
ドレスで指定された領域内のビットを書替えることを認
識し、プロセッサ７が送出するアドレスＸ、Ｙと制御信
号に基づき、マルチプレクサ１３に対する切替信号を送
出する。

即ち、プロセッサ７が送出する例えば１バイトの領域を
指示するアドレスで指定された表示メモＩ７３の、各プ
レーン（０）〜（３）の８ビットの領域内にある、どの
ピントにデータを書込むかを判定する。

そして、例えば第１ビットにデータを書込む場合、デー
タ選択信号をマルチプレクサ１３に送出して、マルチプ
レクサ１３の第２図の切替手段１１に示ず接点ａをデー
タバス６の［相］に接続させる。従って、マルチプレク
サ１２を経てデータバス１６には、第４図（ａ）のデー
タバス１６に示す如く、“０”が送出される。

そして、ＲＡＭ制御回路８は第４図（ａ）のアドレスに
示す如く、プロセッサ７が送出するアドレスＸ、Ｙに基
づき、第４図（ａｌのＲＡＳ、ＣＡＳに示す如く、表示
メモリ３の語選択用の制御タイミング信号、即ち、ＲＡ
Ｓ信号と桁選択用の制御タイミング信号、即ち、ＣＡＳ
信号とを表示メモリ３に送出すると共に、第４図（ａｌ
のＷ　Ｅ　（０１に示す如く、プレーン（０）にイネー
ブル信号を送出する。

従って、表示メモリ３のプレーン（０）のアドレスＸ、
Ｙには、データバス１６に送出されたデータ“０″が書
込まれる。

次にＲＡＭ’ＭＩ御回路８はマルチプレクサ１３の第２
図の切替手段１１に示す接点ａをデータバス６のＯに接
続させ、マルチプレクサ１２を経てデータバス１６に、
第４図（ａｌのデータバス１６に示す如く、“１”を送
出させる。そして、プレーン（１）に第４図（ａ）のＷ
　Ｅ　（１１に示す如く、イネーブル信号を送出する。

従って、プレーン（１）のアドレスＸ。

Ｙにデータバス１６に送出されたデータ“１”が書込ま
れる。

次にＲＡＭ制御回路８はマルチプレクサ１３の第２図の
切替手段１１に示す接点ａをデータバス６の［相］に接
続させ、マルチプレクサ１２を経てデータバス１６に、
第４図（ａ）のデータバス１６に示す如く、“Ｏ″を送
出させる。そして、プレーン（２）に第４図（ａ）のＷ
　Ｅ　（２１に示す如く、イネーブル信号を送出する。

従って、プレーン（２）のアドレスＸ。

Ｙにデータバス１６に送出されたデータ“０”を書込む
ことが出来る。

次にＲＡＭ制御回路８はマルチプし・フサ１３の第２図
の切替手段１１に示す接点ａをデータバス６の［相］に
接続させ、マルチプレクサ１２を経てデータバス１６に
、第４図（ａ）のデータバス１６に示す如く、“１”を
送出させる。そして、プレーン（３）に第４図（ａ）の
Ｗ　Ｅ　（３）に示す如く、イネーブル信号を送出する
。従って、プレーン（３）のアドレスＸ。

Ｙにデータバス１６に送出されたデータ“１ｍを書込む
ことが出来る。

プロセッサ７は表示メモリ３の各プレーン（０）〜（３
）の同一アドレスに格納されているデータを読出す場合
、データバス６に各プレーンの同一アドレスからデータ
を読出す指示を行うアクセスモード信号を送出し、レジ
スタ９に格納する。そして、第４図（ｂｌのアドレスに
示す如く、アドレスＸ、　Ｙと制御信号をＲＡＭｆｆｙ
ＩＩ御回路８に送出する。

レジスタ９に格納されたアクセスモード信号は１、マル
チプレクサ１２と１４及びＲＡＭ制御回路８に送出され
、マルチプレクサ１４はこのアクセスモード信号により
、データバス１６のデータをバッファメモリ１５を経て
受信し、データバス６に送出するように切替える。

ＲＡＭ制御回路８はプロセッサ７が送出したアドレスと
制御信号により、表示メモリ３に第４図（ｂｌのＲＡＳ
、ＣＡＳに示す如く、ＲＡＳ信号とＣＡＳ信号とを送出
し、プレーン（３）に第４図（ｂ）の０Ｅ（３）に示す
如く、イネーブル信号を送出する。

プレーン（３）からは、データバス１６にアドレスが１
バイトであれば−、８ビットのデータが読出され、バッ
ファメモリ１５に入力する。ＲＡＭ制御回路８はプロセ
ッサ７から例えば第１ビットを読取るように指示されて
いると、バッファメモリ１５にデータセット信号を送出
し、８ビットのデータの第１ビットのみ格納させる。従
って、第４図（ｂｌのデータバス１６に示す如く、“１
”がバッファメモリ１５に格納される。

続いて、ＲＡ　Ｍ制御回路８はプレーン（２）に第４図
のＯＥ　（２）に示す如く、イネーブル信号を送出する
。プレーン（２）からは、データバス１６に８ビットの
データが読出され、バッファメモリ１５に入力する。Ｒ
ＡＭ制御回路８は前記同様にバッファメモリ１５にデー
タセット信号を送出し、８ビットのデータの第１ビット
のみ格納させる。従って、第４図中）のデータバス１６
に示す如く、Ｏ′がバッファメモリ１５に格納される。

続いて、ＲＡＭ制御回路８はプレーン（１）に第４図の
ＯＥ　（１）に示す如く、イネーブル信号を送出する。

プレーン（１）からは、データバス１６に８ビットのデ
ータが読出され、バッファメモリ１５に入力する。ＲＡ
Ｍ制御回路８は前記同様にバッファメモリ１５にデータ
セット信号を送出し、８ビットのデータの第１ビットの
み格納させる。従って、第４図（ｂｌのデータバス１６
に示す如く、“ビがバッファメモリ１５に格納される。

続いて、ＲＡＭ制御回路８はプレーン（０）に第４図の
ＯＥ　（０）に示す如く、イネーブル信号を送出する。

プレーン（０１からは、データバス］６に８ビットのデ
ータが読出され、バッファメモリ１５に入力する。ＲＡ
Ｍ制御回路８は前記同様にバッファメモリ１５にデータ
セット信号を送出し、８ビットのデータの第１ビットの
み格納させる。従って、第４図（ｂｌのデータバス１６
に示す如く、“０″がバッファメモリ１５に格納される
。

バッファメモリ１５に格納されたデータは“０′″１”
　”Ｏ″“１′となり、マルチプレクサ１４を経てデー
タバス６に送出されるため、プロセッサ７は表示メモリ
３の希望する画素の色情報を読取ることが出来る。

プロセッサ７は表示メモリ３のプレーン（０）に１バイ
トのデータを書込む場合、データバス６に表示メモリ３
のプレーン（０）にデータを書込む指示を行うアクセス
モード信号を送出し、レジスタ９に格納する。そして、
第４図（Ｃ）のデータバス６に示す如く、８ビットのデ
ータをデータバス６に送出する。

マルチプレクサ１２はレジスタ９のアクセスモード信号
から、第２図の切替手段１０に示す接点を点線で示す方
向に切替え、プロセッサ７がデータバス６に送出した前
記８ビットのデータを、第４図（Ｃ）のデータバス１６
に示す如く、データバス１６に送出する。

ＲＡＭ制御回路８はレジスタ９が送出するアクセスモー
ド信号から、通常の書込みであることを認識し、第４図
（Ｃ）のアドレスに示す如く、アドレスＸ、Ｙをプレー
ン（０）〜（３）に送出すると共に、ＲＡＳ信号とＣＡ
Ｓ信号を表示メモリ３に送出し、プレーン（０）にイネ
ーブル信号Ｗ　Ｅ　（０＋を第４図に示す如く送出し、
プレーン（１１〜（３）には、第４図ＷＥ（１〜３）に
示す如く、イネーブル信号を送出しない。

従って、プレーン（０）にはアドレスＸ、Ｙから８ビッ
トのデータが書込まれるが、プレーン（１１〜（３）に
は書込まれない。

プロセッサ７は表示メモリ３のプレーン（０）からデー
タを読出す場合、データバス６に表示メモリ３のプレー
ン（０）からデータを読出す指示を行うアクセスモード
信号を送出し、レジスタ９に格納する。そして、第４図
（ｄｌのアドレスに示す如く、アドレスＸ、Ｙと制御信
号をＲＡＭ制御回路８に送出する。

レジスタ９に格納されたアクセスモード信号は、マルチ
プレクサ１２と１４及びＲＡＭ＄１ＪｌＢ回路８に送出
され、マルチプレクサ１４はこのアクセスモード信号に
より、データバス１６のデータを直接データバス６に送
出するように切替える。

ＲＡＭ制御回路８はプロセッサ７が送出したアドレスと
制御信号により、表示メモリ３に第４図（ｄｌのＲＡＳ
、ＣＡＳに示す如く、ＲＡＳ信号とＣＡＳ信号とを送出
し、プレーン（０）に第４図（ｄ）の０Ｅ（０）に示す
如く、イネーブル信号を送出し、プレーン（１）〜（３
）には第４図（ｄｌの０Ｅ（１〜３）に示す如く、イネ
ーブル信号を送出しない。

従って、データバス１６には、プレーン（０）から第４
図（ｄｌのデータバス１６に示す如く、８ビットのデー
タが読出され、第４図（ｄ）のデータバス６に示す如く
、データバス６に８ビットのデータが送出される。従っ
て、プロセッサ７はプレーン（０）から読出されたデー
タを読取ることが出来る。

〔発明の効果〕

以上説明した如く、本発明は表示画面上の一つの画素の
色彩を変更する場合、プロセッサの表示メモリに対する
アクセスは、−回の書込みサイクルで完了するため、プ
ロセッサの処理時間が短縮されると共に、プロセッサの
処理動作を指示するプログラムも、表示メモリの各プレ
ーンから読取ったデータの中のビットを変更したデータ
を作成して、再度元のアドレスに書込む処理が不要とな
り簡易化することが出−来る。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は第１図の動作を説明する図、 第３図は本発明の一実施例を示す回路のブロック図、 第４図は第３図の動作を説明するタイムチャート、第５
図は従来の技術の一例を説明するブロック図、第６図は
第５図の動作を説明する図である。 図において、 １．７はプロセッサ、　２，８はＲＡＭ制御回路、３は
表示メモリ、　　　４はルックアップテーブル、５はＤ
／Ａ変換回路、６，１６はデータバス、９はレジスタ、
　　　ｉｏ、　ｎは切替手段、１２、１３．１４はマル
チプレクサ、 １５はバッファメモリである。 ヂ２クバス乙 テータバス１ｚ−（＝＝＝＝二二ニ＝）□ＷＥ（０）　
　　　　　　　　　　　　　　　　　　　　　　　　　
−ＷＥ　（１−，３）□ （Ｃ） テーフバス　ｇ （ｄン 第３囚の勤イ乍１沢ａ、珂マろクイムケーＶ−ト草　４
　図（＋の３）

Claims (1)

1. 【特許請求の範囲】 複数のプレーンで構成された表示メモリ（３）を使用し
   、該表示メモリ（３）に対するデータの書込み／読出し
   を行う場合、該表示メモリ（３）の同一プレーン上の連
   続したアドレスで複数ビット単位に実行し、該表示メモ
   リ（３）のデータを表示する場合、該表示メモリ（３）
   の各プレーン上の同一アドレスから夫々読出された該プ
   レーンの数に対応する数のビットの組合わせで定まる階
   調で色彩を変化させるカラーディスプレイ装置において
   、 該表示メモリ（３）に対するデータの書込みを指示する
   プロセッサ（７）が、データバスに送出する複数ビット
   のデータを、該表示メモリ（３）の各プレーンに夫々個
   別に書込む順序に従って、該データバス上から１ビット
   ずつ順次選択する第１の切替手段（１１）と、 該プロセッサ（７）が送出するデータを該表示メモリ（
   ３）の各プレーンに並列に送出するか、該第１の切替手
   段（１１）の出力を各プレーンに並列に送出するかを切
   替える第２の切替手段（１０）と、 該プロセッサ（７）が送出するアドレスを解析し、前記
   第１の切替手段（１１）に切替信号を送出すると共に、
   該表示メモリ（３）の各プレーンに該プロセッサ（７）
   が送出するデータを書込む順序に従って、該プレーン毎
   にイネーブルとする信号を送出するＲＡＭ制御回路（８
   ）とを設け、 表示画面上の一つの画素の色彩を変更する場合、前記第
   ２の切替手段（１０）を第１の切替手段（１１）の出力
   側に切替えた後、該画素に対応する該表示メモリの各プ
   レーン上の同一アドレスに対し、前記プロセッサ（７）
   の同一書込みサイクルにおいて、データを書込む順序に
   従って各プレーンを夫々イネーブルとすると共に、前記
   第１の切替手段（１１）を順次切替え、データバス上の
   複数ビットを各プレーンに１ビットずつ順次書込むこと
   を特徴とする表示メモリのアクセス方式。