JPH02226334A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、画像（グラフィック）処理システムの多重画
面アクセスを行うための画像演算回路に関するものであ
る。

（従来の技術） 従来、このような分野の技術としては、例えば第２図〜
第４図のようなものがあった。以下、その構成を図を用
いて説明する。

第２図は、従来の画像処理システムの概略構成図である
。

この画像処理システムは、画像処理用の中央処理装置（
以下、ＣＰＵという）１を備え、そのＣＰＵＩから出力
される画像処理に関する命令Ｓ１は画像制御回＃１１０
に供給される。画像制御回路１０は、ＣＰＵＩの命令Ｓ
１に従って制御信号Ｓ１１を出力する制御回路１１と、
その出力１則に接続された画像演算回路１２とて構成さ
れ、その画像演算回路１２にはデイスプレィバス１３を
介して、レッド（Ｒ）、グリーン（Ｇ）、ブルー（Ｂ）
等の画像データ記憶用のＲＡＭ（ランダム・アクセス・
メモリ）からなるディスプレイメモリ２゜が接続されて
いる。画像演算回路１２は、制御信号Ｓｌｌにより、デ
ィスプレイメモリ２０がら所定の画像データを続出して
演算処理した後、その演算結果をディスプレイメモリ２
０に書込む回路で′ある。デイスプレィ３３上２０から
出力されるレッド信号Ｒ、グリーン信号Ｇ、及びブルー
信号Ｂは、ＣＰＵＩの出力等により切換え制御されるセ
レクタ３０，３１．３２を介して、ＣＲＴ等のデイスプ
レィ３３に供給される構成になっている。

第３図は、第２図中のディスプレイメモリ２０の構成イ
メージ例を示す図である。

ディスプレイメモリ２０は、１座標につき第１プレーン
画面２０−１から第９プレーン画面２０９までを持ち、
第１〜第３プレーン画面２０−１〜２０−３で第１画面
２１か、第４〜第６プレーン画面２０−４〜２０−６で
第２画面２２が、第７〜第９プレーン画面２０−７〜２
０−９で第３画面２３が、それぞれ構成されている。こ
の図で、オリジン（ｏｒｉｇｉｎ）は、メモリアドレス
と座標との対比を示すための、ある特定の座標値（例え
ば、０番地）のメモリアドレスである。

第４図は、第３図のメモリマツプの例を示す図である。

メモリマツプは、第１画面データＤＡ２１から第３画面
データＤＡ２Ｂまで、それぞれの画面毎に構成されてい
る。これらの第１〜第３画面データＤＡ２１〜ＤＡ２Ｂ
のレッド信号Ｒ、グリーン信号Ｇ、ブルー信号Ｂは、各
セレクタ３０〜３２で選択される構成になっている。第
１〜第３のそれぞれの画面データＤＡ２］〜ＤＡ２３は
、座標Ｏから（ｎ−１，）までのｎ個の画面データを保
有している。メモリアドレスＡＤと画面の座標の対応は
、メモリアドレスＡＤの第０番地が第１画面の座標Ｏに
対応し、さらに第４図の例ではｎ番地毎に画面を切換え
ているため、第ｎ番地、第２ｎ番地がそれぞれの画面の
座標Ｏを指すことになる。

以上のように構成される画像処理システムの動作を説明
する。

例えば、デイスプレィ３３の座標Ｏに、第１画面データ
ＤＡ２１中の第０番地の画像データを描画し、さらにそ
の上に、第２画面データＤＡ２２中の第ｎ番地の画像デ
ータを表示するというマルチウィンドウ表示を行う場合
の動作を説明する。

ＣＰＵＩから画像処理命令Ｓ１が出力されると、制御回
路］１は命令Ｓ１に対応した制御信号Ｓ１１を出力し、
その制御信号Ｓｌｌを画像演算回路１２へ与える。画像
演算回路１２では、制御信号Ｓｌｌにより、ディスプレ
イメモリ２０内における第１画面データＤＡ２］中の第
０番地び）画像データを読出し、（または、第１画面デ
ータＤＡ２１中の第０番地へ画像データを書込み）、そ
れをセレクタ３０〜３２を通してデイスプレィ３３中の
座標０に表示させる。次に、マルチウィンドウ表示のた
め、画像演算回路１２は、制御信号Ｓ］−１により、デ
ィスプレイメモリ２０内における第２画面データＤＡ２
２中の第ｎ番地へ表示データを書込み、それを演算処理
した後、その演算結果を第１画面データＤＡ２１中の第
０番地に書込む。この第０番地に書込まれた画像データ
は、セレクタ３０〜３２を通してデイスプレィ３３上の
座標０に表示される。これにより、マルチウィンドウ表
示が行われる。

（発明が解決しようとする課題） しかしながら、上記構成の画像演算回路］２では、次の
ような課題があった。

前述したように、例えばデイスプレィ３３の座標０に点
を描画する場合、第１画面２１ではメモリアドレスＡＤ
の第０番地に点を描画するが、第２、第３画面２２．２
３では同じ座標値に点を描画しても、メモリアドレスＡ
Ｄは第ｎ番地、第２ｎ番地をアクセスすることになる。

そのなめ、画像演算回路］２は制御信号Ｓｌｌに基づき
、オリジンＯＲＧを書換えるための演算処理を行わなけ
ればならない。つまり、そのような演算処理を実行しな
いと、どの画面に対しても、同じようにアクセスするこ
とができない。これにより、アクセス数が増え、マルチ
ウィンドウ表示等の画面アクセスが遅くなるという問題
があり、それを解決することが困難であった。

本発明はｍ記従来技術が持っていた課題として、オリジ
ンを書換えなければどの画面に対しても同じようにアク
セスできず、マルチウィンドウ等に対する画面アクセス
１４間が遅いという点について解決した画像演算回路を
提供するものである。

（課題を解決するための手段） 本発明は前記課題を解決するために、画像処理システム
の画像演算回路において、画像データを表すプレーン枚
数データを記憶する第１のレジスタと、前記画像デニタ
を表すプレーンスタート位置データを記憶する第２のレ
ジスタと、前記プレーン枚数データと前記プレーンスタ
ート位置データを演算処理して前記画像データ中の特定
ビットのみ演算させるための演算有効ビットを発生する
演算有効ピッＩ・発生回路と、演算回路とを、備えたも
のである。ここで、演算回路は、画像データ記憶用のデ
ィスプレイメモリの所定のアドレスまたは他の回路から
読出された転送元画像データと、前記ディスプレイメモ
リ内の所定のアドレスに記憶された転送先画像データと
の間の前記演算有効ピッｌ〜のみを演算処理して、その
演算結果を前記ディスプレイメモリへ書込まぜる機能を
有している。

（作用） 本発明によれば、以上のように画像演算回路を構成した
ので、演算有効ビット発生回路は、第１第２のレジスタ
の出力に基づき、演算有効ビットを演算回路へ出力する
。演算回路は、演算有効ビットを用いて特定ビットのみ
を演算することにより、任意の複数画面をアクセスする
働きをする。

従って、前記課題を解決することができる。

（実施例） 第１図は本発明の実施例を示すもので、画像演算回路を
含む画像処理システムの概略構成図であり、第２図中の
要素と共通の要素には同一の符号が付されている。

この画像処理システムは、画面毎に独立なアクセスが可
能なもので、ＣＰＵＩに接続された画像制御四８１０Ａ
を備え、その画像制御回路１０Ａが、制御回路］、ＬＡ
及び画像演算回路１２Ａで構成されている。

制御回路１］−Ａは、ＣＰＵＩからの画像処理命令Ｓ１
に従って、プレーンスタート位置データに関する制御信
号５ｌｌａと、プレーン枚数データに関する制御信号Ｓ
　］、　］、　ｂとを出力する回路である。

画像演算回路１．２Ａは、Ｒ，、Ｇ、８画像データを表
すプレーン枚数データを記憶する第１のレジスタ４１と
、プレーンスタート位置データを記憶する第２のレジス
タ４２とを備え、その出力側には演算有効ピッ１へ発生
器８５０及び演算回路６０が接続されている。演算有効
ビット発生回路５０は、第１および第２のレジスタ４１
．４２から読出されたプレーン枚数データとプレーンス
タート位置データを演算処理して、画像データ中の特定
ビットのみ演算させるための演算有効ビットＳ５４を発
生する回路であり、デコーダ５］、シフト回路５２、演
算種類設定レジスタ５３及びＡＮＤゲート５４で構成さ
れている。デコーダ５１は第１のレジスタ４１の出力を
解読する回路、シフト回路５２は第２のレジスタ４２の
出力によりテ′コーダ５１の出力をシフトする回路、演
算種類設定レジスタ５３は演算回路６０の演算モードを
設定する回路である。またＡＮＤゲート５４は、シフト
回路５２の出力と演算種類設定レジスタ５３の出力との
論理積を求めて演算有効ビットＳ５４を出力する回路で
あり、その出力側には演算回路６０が接続されている。

演算回路６０は、演算有効ビットＳ５４に基づき、ディ
スプレイメモリ２ＯＡまたは画像制御回路１０Ａ内部か
ら読出される転送元画像データＤＡａと、ディスプレイ
メモリ２ＯＡから読出される転送先画像データＤＡｂと
の算術演算（加算、減算、乗算、除算）あるいは、論理
演算（論理和、論理積、排他的論理和等）を行い、書込
み用の転送先画像データＤＡｃを出力する回路である。

この回路６０の出力１則には、ディスプレイメモリ２Ｏ
Ａ及びセレクタ３０Ａ〜３２Ａを介してＣＲＴ等のデイ
スプレィ３３が接続されている。

ディスプレイメモリ２ＯＡは画像データを記憶するもの
であり、ＲＡＭ等で構成されている。セレクタ３０Ａ、
３１Ａ、３２Ａは、ＣＰＵＩ等の制御により、ディスプ
レイメモリ２ＯＡの出力を選択してレッド信号Ｒ、グリ
ーン信号Ｇ及びブルー信号Ｂをデイスフ゛レイ３３ノ＼
出力する回路である。

第５図は、第１図のディスプレイメモリ２ＯＡの構成例
を示す図である。

このディスプレイメモリ２ＯＡは、同一アトレス上にＲ
，Ｇ、Ｂという名称のデータが組になった第１画面デー
タＤＡ２１、第２画面データＤＡ２２、第３画面データ
ＤＡ２３・・・という複数の画面データを、第０番地か
ら第（ｎ−１）番地まで格納できるように構成されてい
る。これらの各画面データＤＡ２１〜ＤＡ２３は、セレ
クタ３０Ａ〜３２Ａでそれぞれ選択される。

以上のように構成される画像処理システムの動作を説明
する。

第６図のディスプレイメモリ２ＯＡ内における１アドレ
ス上の特定の画面データをアクセスする場合、ステップ
１において、第１図のＣＰＵＩはその画像処理に関する
命令Ｓ１を制御回＃Ｉ］、　Ｌ　Ａに与える。制御回路
１１Ａは、ＣＰＵ１の命令に従って制御信号５ｌｌａ、
５ｌｌｂ等を発生する。

制御回路１１Ａの出力により、ディスプレイメモリ２Ｏ
Ａの所定のアドレスから転送元画像データＤＡａが、デ
イスプレィバスを介して演算回路６０へ読出される。こ
こで、画像制御回路１０Ａ内から転送元画像データＤＡ
ａを読出し、それを演算回路６０へ供給してもよい。

ステップ２において、制御信号Ｓ］、１ａ、５ｉ１ｂに
より、第１．第２のレジスタ４１．．４２のうち、第１
のレジスタ４１に記憶されたプレーン枚数データは、デ
コーダ５１により解読され、その解読結果（例えば、“
１］１・・・１１００・・・００″）がシフト回路５２
へ出力される。シフｌへ回路５２は、第２のレジスタ４
２に記憶されたプレーンスタート位置データの値をシフ
ト量としてデコーダ５］−の出力をシフトシ、そのシフ
トされなデータ（例えば、”ｏｏｏ・・・ＯＯ］、　１
．１・・・１１１００・・・００“）をＡＮＤゲート５
４へ出力する。

ＡＮＤゲート５４は、演算種類設定レジスタ５３の出力
とシフト回路５２の出力との論理積をとり、シフト回路
５２の出力中のＩ＋　１．　ＴＩであるビットのみ、演
算種類設定レジスタ５３の出力を、演算有効ビットＳ５
４の形で通過させて演算回路６０へ供給する。

ステップ３において、ディスプレイメモリ２０Ａ内の所
定アドレスに記憶された転送先画像データＤＡｂは、デ
イスプレィバスを介して演算回路６０へ読出される。

ステップ４において、演算回路６０は、演算有効ビット
Ｓ５４により、転送元画像データＤＡａと転送先画像デ
ータＤＡｂとの間の演算有効ビットのみを演算する。そ
の演算結果である転送先画像データＤ　Ａ　ｃは、ディ
スプレイメモリ２ＯＡの転送先アドレスへ書込まれる。

書込まれた転送先画像データＤＡｃは、セレクタ３０Ａ
〜Ｂ２Ａで選択されてレッド信号Ｒ、グリーン信号Ｇ及
びブルー信号Ｂの形でデイスプレィ３３へ出力され、そ
のデイスプレィ３３で表示される。

本実施例では、次のような利点を有している。

プレーン枚数データを記憶する第１のレジスタ４１と、
プレーンスタート位置データを記憶する第２のレジスタ
４２とを設けたので、第５図のような同一アドレス上に
複数画像が存在するメモリ構成をとることができるので
、任意の画面データＤＡ２１．ＤＡ２２．ＤＡ２Ｂ・・
・をアクセスする時、メモリアドレスであるオリジンＯ
ＲＧを書換えるという操作をすることなしに、任意の画
面データに対しても同じようにアクセスすることかで゛
きる。そのなめ、マルチウィンドウの画面へのアクセス
時間を高速にすることができる。また、マルチウィンド
ウ表示の他に、例えば静止画面上に動的画面を表示する
ような場合においても、前記と同様に、アクセス時間の
高速化が図れる。　なお、本発明は図示の実施例に限定
されず、例えば演算有効ビット発生回路５０を他の回路
で構成する等、種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、第１．第
２のレジスタ、演算有効ビット発生回路、及び演算回路
を設けたので、１つのアドレスで複数の画面を同時に、
または単独にアクセスできる。

そのため、任意の画面をアクセスする時に、オリジンを
書換えるという操作をすることなく、どの画面に対して
も同じようにアクセスでき、それによってマルチウィン
ドウ表示等のアクセス時間の高速化が期待できる。

【図面の簡単な説明】

第１図は本発明の実施例を示す画像演算回路を有する画
像処理システムの概略構成図、第２図は従来の画像処理
システムの概略構成図、第３図は第２図中のディスプレ
イメモリの構成イメージ例を示す図、第４図は第３図の
メモリマツプ例を示す図、第５図は第１図のディスプレ
イメモリの構成例を示す図である。 １・・・・・・ＣＰＵ、ＩＯＡ・・・・・・画像制御回
路、１１Ａ・・・・・・制御回路、１２Ａ・・・・・・
画像演算回路、２ＯＡ・・・・・・ディスプレイメモリ
、３０Ａ〜３２Ａ・・・・セレクタ、３３・・・・・・
デイスプレィ、４１．４２・・・・・・第１．第２のレ
ジスタ、５０・・・・・・演算有効ビット発生回路、６
０・・・・・・演算回路。

Claims (1)

1. 【特許請求の範囲】 画像データを表すプレーン枚数データを記憶する第１の
   レジスタと、 前記画像データを表すプレーンスタート位置データを記
   憶する第２のレジスタと、 前記プレーン枚数データと前記プレーンスタート位置デ
   ータを演算処理して前記画像データ中の特定ビットのみ
   演算させるための演算有効ビットを発生する演算有効ビ
   ット発生回路と、 画像データ記憶用のディスプレイメモリの所定のアドレ
   スまたは他の回路から読出された転送元画像データと、
   前記ディスプレイメモリ内の所定のアドレスに記憶され
   た転送先画像データとの間の前記演算有効ビットのみを
   演算処理して、その演算結果を前記ディスプレイメモリ
   へ書込ませる演算回路とを、 備えたことを特徴とする画像演算回路。