KR930013968A - 그래픽 시스템용의 확장 가능한 다영상 버퍼 - Google Patents

그래픽 시스템용의 확장 가능한 다영상 버퍼 Download PDF

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KR930013968A KR1019920023469A KR920023469A KR930013968A KR 930013968 A KR930013968 A KR 930013968A KR 1019920023469 A KR1019920023469 A KR 1019920023469A KR 920023469 A KR920023469 A KR 920023469A KR 930013968 A KR930013968 A KR 930013968A
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Abstract

내용 없음

Description

그래픽 시스템용의 확장 가능한 다영상 버퍼
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 복수의 영상버퍼를 구비한 그래픽스 시스템의 전체 구성을 도시한 블럭 다이어그램.
제2도는 본 발명에 따라 구성된 다영상 버퍼(M 버퍼) 구성(Multiple Image Buffer architecture)의 블럭 다이어그램.
제3도는 본 발명의 일 태양인 픽셀 버스(Pixel Bus)를 보다 상세히 보여주는 도면.
제4a도는 M 버퍼의 기본적인 동작 순서를 예시하는 도면.
제4b도는 M 버퍼에 의해 성취되는 간접적인 픽셀 어드레싱(indirect Pixel Addressing)을 위한 확장된 동작 순서를 예시하는 도면.
제5a도는 M 버퍼의 한 구성 요소인 표면 버퍼(Surface Buffer)의 전체 블럭 다이어그램.
제5b도는 제5a도의 표면 버퍼를 보다 상세히 보여주는 블럭 다이어그램.
제5c도는 표면 버퍼 콘트롤러(Surface Buffer controller)의 구조를 보다 상세히 보여주는 블럭 다이어그램.
제5d도는 표면 버퍼 데이타 경로(data path)의 구조를 예시하는 도면.
제5e도는 표면 버퍼 시험 유닛(test unit)의 구조를 보다 상세히 보여주는 도면.
제5f도는 표면 버퍼의 결정 테이블(Decision Table)의 구조를 보다 상세히 보여주는 도면.
제6도는 역시 M 버퍼의 한 구성 요소인 제어 버퍼(Control Buffer)의 블럭 다이어그램.
제7a도는 판독 액세스(read access)를 위한 대기 사이클(wait cycle)을 가지는 픽셀 버스의 타이밍 다이어그램(timing diagram).
제7b도는 기록 액세스를 위한 대기 사이클을 가지는 픽셀 버스의 타이밍 다이어그램.
제7c도는 리프레시 사이클(refresh cycle)을 보여주는 픽셀 버스의 타이밍 다이어그램.
제8a도 및 제8b도는 픽셀 메모리의 한 조직(organization)을 보여주는 바, 제8A도는 디스플레이 스크린상의 픽셀의 배열을 예시한 도면이고, 제8b도는 픽셀 메모리내의 픽셀들의 해당위치를 예시한 도면.
제9a도는 M 버퍼의 한 구성 요소인 어드레스 매니저(Address Manager)의 구조를 보여주는 블럭 다이어그램.
제9b도는 어드레스 매니저의 어드레스 발생기(Address Generator)의 구성을 보다 상세히 보여주는 블럭 다이어그램.
제9c도는 어드레스 매니저 오프셋 유닛(Address Manager Offset unit)의 블럭 다이어그램.
제10도는 가상 버퍼(Virtual Buffer)의 일실시예를 보여주는 블럭 다이어그램.
제11도는 M 버퍼를 채용하는 어플리케이션(application)의 동작을 예시하는 플로우챠트.
제12도는 본 발명에 따라 구성된 프레임 버퍼(frame buffer)의 블럭 다이어그램.
* 도면의 주요부분에 대한 부호의 설명
20 : 주사 변환(레지스터화 유닛) 22 : 그래픽 버퍼 유닛(M 버퍼)
32 : 표면 버퍼 모듈 34 : 제어 버퍼 모듈
36 : 가상 버퍼 38 : 픽셀 버퍼
39 : 버스 제어부 40 : 결정 테이블
46 : 버퍼 메모리 74 : 비교기
76 : 시험 레지스터 78 : 기준 레지스터
82 : 가산기 154 : 파이프 라인 레지스터

Claims (30)

  1. 복수의 픽셀을 디스플레이하는 디스플레이 수단과 함께 사용되며(for use with display means that displays a plurality of pixels) 복수의 픽셀을 표현하는 정보를 기억하는 그래픽 버퍼(the graphic buffer storing information describing the plurality of pixels)에 있어서, 버스에 의해 함께 접속되는 복수의 모듈과 복수의 모듈 각각을 호스트 프로세서 수단(hast processor means)에 연결시키는 수단을 구비하며, 상기 복수의 모듈중 적어도 하나의 제1의 모듈은 복수의 픽셀들 각각에 대하여 대상물 영상의 표면 특성(a surface characteristic of an image of an object)을 지정하는(specifying) 정보를 기억하는 제1메모리를 구비하며, 상기 모듈들중 적어도 하나의 제1모듈의 상기 메모리는 상기 버스에 접속되어 기억된 정보를 상기 버스에 공급하며, 상기 복수의 모듈중 적어도 하나의 제2모듈은 각각의 픽셀에 대하여 다른 정보를 기억하는 제2메모리를 구비하며, 상기 복수의 모듈중 상기 적어도 하나의 제1모듈과 상기 적어도 하나의 제2모듈은 관련된 제1 및 제2메모리에 연결되어 그 관련된 제1 및 제2메모리내의 정보를 수정하는 처리수단(processing means)을 각기 구비하며, 상기 호스트 프로세서 수단은 상기 관련된 제1 및 제2메모리내에 기억된 정보에 따라 제1 및 제2의 상기 처리수단에 의해 수행될 동작을 지정하며, 상기 복수의 모듈중 적어도 하나의 제3모듈은 상기 버스에 접속됨과 아울러 필셀 정보 소오스(a source of pixel information)에 접속되어 상기 모듈중 적어도 하나의 모듈이 받을 픽셀 정보를 상기 버스에 제공하며, 상기 복수의 모듈들 중 적어도 하나의 제4모듈은 상기 버스에 접속됨과 아울러 픽셀 정보의 수요자(consumer)에게 연결되어 픽셀 정보 수요지가 받을 픽셀 정보를 상기 버스로부터 공급하는 것을 특징으로 하는 그래픽 버퍼.
  2. 제1항에 있어서, 상기 버스는, 픽셀 어드레스를 이송하는(for conveying pixel address) 복수의 제1신호 라인과, 픽셀 데이타를 이송하는 복수의 제2신호 라인과, 상기 버스의 동작을 부분적으로(in part) 표현하는 다른 정보를 이송하는 복수의 제3신호 라인을 구비하는 것을 특징으로 하는 그래픽 버퍼.
  3. 제2항에 있어서, 상기 복수의 제1신호 라인은 상기 제1모듈, 상기 제2모듈, 상기 제3모듈 및, 상기 제4모듈 각각에 공통으로 접속되어, 상기 디스플레이 수단과 관련된 좌표 시스템 기준으로 하는(being referenced to a coordinate system) 픽셀의 어드레스를 가지는 상기 모듈중의 하나에 의하여 구동되는 것을 특징으로 하는 그래픽 버퍼.
  4. 제2항에 있어서, 복수의 상기 제2신호 라인들이 복수의 데이타 버스를 구비하는 것을 특징으로 하는 그래픽 버퍼.
  5. 제4항에 있어서, 상기 복수의 데이타 버스중 적어도 하나는 상기 제1모듈, 상기 제3모듈 및, 상기 제4모듈에 공통으로 접속되어 있는 것을 특징으로 하는 그래픽 버퍼.
  6. 제2항에 있어서, 상기 복수의 제3신호 라인은 복수의 신호 라인으로 이루어진 픽셀 결과 버스(Pixel Result Bus)를 구비하며, 상기 복수의 신호 라인 각각은 상기 모듈들중 한 모듈에 접속되어 그 모듈이 수행한 픽셀 시험(pixel test) 결과에 따라 상기 모듈에 의해 구동되며, 상기 복수의 신호 라인 각각은 타 모듈에 의해 받아들여져(being received) 그 관련 메모리내에 기억된 정보가 수정될 것인지를 결정하는 상기 타 모듈의 결정 수단(decision means)에 접속되며, 상기 결정은 상기 모든 모듈로부터 받은 픽셀 시험 결과에 따라 이루어지는 것을 특징으로 하는 그래픽 버퍼.
  7. 제2항에 있어서, 상기 복수의 제3신호 라인이 제어 버스(control bus)를 구비하고, 버스 사이클을 규정하는 주기(a period defining bus cycle)를 가지는 동기 클럭 신호(a synchronizing clock signal)를 이송하는 신호 라인과, 어서트시(when asserted), 버스상에 신규한 픽셀 정보가 있음을 나타내는 신호 라인과, 어서트시, 상기 모듈들중 적어도 하나가 동작을 완료하기 위하여 하나 이상의 부가적인 버스 사이클을 필요로 함을 나타내는 신호 라인과, 각각의 픽셀에 대한 픽셀 정보를 처리하는 동안 상기 모든 모듈을 복수의 동작 단계로 순서화하는 반복 신호(a repetifive signal for sequencing all of said modules through a plurality of operational steps)를 이송하는 신호라인을 구비한 것을 특징으로 하는 그래픽 버퍼.
  8. 제2항에 있어서, 상기 복수의 제3신호 라인이 제어 버스를 구비하며, 어서트시, 동적 메모리 장치(dynamic memory device)로 이루어지는 메모리를 가지는 모듈상에 메모리 리프레쉬 동작이 일어나야 함(memory refresh operation)(a memory refresh operation is to occur)을 나타내는 신호 라인을 구비하는 것을 특징으로 하는 그래픽 버퍼.
  9. 복수의 픽셀을 표현하는 정보를 기억하는 그래픽 버퍼에 있어서, 버스에 의해 함께 접속된(coupled together gy a bus) 복수의 모듈을 구비하고, 상기 모듈중 적어도 2개는 디스플레이 수단의 각각의 픽셀에 대하여 픽셀 특성(a characteristic of the pixel)을 나타내는 정보를 기억하는 메모리 수단을 구비하고, 상기 적어도 2개의 모듈은 관련된 메모리 수단에 접속되어 그 메모리 수단에 기억된 정보를 수정하는 처리 수단(processing means)을 각기 구비하며, 상기 버스는, 픽셀 어드레스를 이송하는 복수의 제1신호 라인과, 픽셀 데이타를 이송하는 복수의 제2신호 라인과, 픽셀에 대해 수행된 시험 결과를 표현하는 정보를 이송하는 복수의 제3신호 라인을 구비하고 있는 것을 특징으로 하는 복수의 픽셀을 표현하는 정보를 기억하는 그래픽 버퍼.
  10. 제9항에 있어서, 상기 적어도 2개의 모듈은 픽셀 처리 동작을 성취하기 위하여 복수의 연속 처리 상태(a plurality of consecutive processing states)를 발생시키는 수단을 각기 구비하며, 그 처리 상태는, 인에이블된 경우(if enabled), 픽셀 어드레스가 복수의 제1신호 라인으로 구동되는 어드레스 발생(a Generate Address(GA)) 상태와, 복수의 제1신호 라인으로부터 픽셀 어드레스가 판독되고, 필요하다면, 픽셀 처리 동작을 성취하기 위하여 그 픽셀 어드레스가 수정되는 어드레스 수정(a Modify Address(MA)) 상태와, 관련 메모리 수단으로부터 데이타를 판독하기 위하여, 인에이블된 경우, 그 데이타를 복수의 제2신호 라인으로 구동하기 위하여 픽셀 어드레스 또는 수정된 픽셀 어드레스를 사용하는 판독(RD) 상태와, 적어도 하나의 모듈이 복수의 제2신호 라인으로부터 데이타를 판독하고, 필요하다면, 관련 메모리 수단으로부터 판독된 데이타에 따라 동작을 수행하며, 각각의 모듈은 또한 관련 메모리 수단으로부터 판독된 데이타에 따라 비교 동작(comparison opertion)을 수행하며, 비교 동작의 결과는 각각의 모듈에 의해 복수의 제3신호 라인들중 관련된 신호 라인으로 구동되는 시험 및 계산(a Test & Compute(TC)) 상태와, 각각의 모듈이 복수의 제3신호 라인을 판독하고, 시험 및 계산 상태중에 타 모듈에 의해 그것으로 구동된 비교 결과를 기초로, 시험 및 계산 상태중에 수행된 동작의 결과가 관련 메모리 수단에 기록되야 하는지 여부를 결정하는 결정 및 수정 상태(a Decide & Modify(DM)) 상태와, 결정 및 수정 상태에 의해 인에이블된 경우, 시험 및 계산 상태중에 계산된 값이 픽셀 어드레스 또는 수정된 픽셀 어드레스로서 관련 메모리 수단내에 기록되는 기록(WR) 상태를 포함하는 것을 특징으로 하는 그래픽 버퍼.
  11. 제10항에 있어서, 상기 발생 수단은 간접 어드레싱(indirect addressing)을 수행하는 픽셀 처리 동작에 응답하여 RD 상태 후에는 적어도 하나의 부가적인 MA 상태를, 그리고 그 적어도 하나의 부가적인 MA 상태후에는 부가적인 RD 상태를 발생시키는 것을 특징으로 하는 그래픽 버퍼.
  12. n×m 픽셀들을 디스플레이하는 디스플레이 수단과 함께 사용되며, 복수의 모듈을 구비하는 그래픽 버퍼에 있어서, 상기 모듈을 공통 버스를 게재하여 타 모듈에 접속시키는 수단과, 픽셀 정보를 기억하는 적어도 n×m 지점을 가지는 메모리 수단과, 상기 메모리 수단에 접속되어 그것으로부터 기억된 픽셀 정보를 판독해내고, 그 정보를 수정하며, 수정된 정보를 상기 메모리 수단으로 되돌려 보내는 프로세서 수단과, 상기 메모리 수단에 접속되어 그것으로부터 픽셀 정보를 판독해내며, 시험 결과를 표현하는 적어도 하나의 출력을 가지고 있고, 상기 적어도 하나의 출력은 타 모듈에 받아들여지도록 상기 공통 버스의 적어도 하나의 결과 신호 라인에 접속되어 있는 시험 수단(test means)을 구비하고 있는 것을 특징으로 하는 그래픽 버퍼.
  13. 제12항에 있어서, 상기 모듈에는, 상기 공통 버스에 접속되어 그로부터 픽셀 어드레스를 받고, 상기 n×m 지점중 하나로부터 기억된 픽셀 정보를 판독해내도록 상기 메모리 수단을 어드레싱하기 위하여 상기 메모리 수단에 픽셀 어드레스를 제공하는 어드레스 매니저 수단(Address Manager means)이 구비되어 있는 것을 특징으로 하는 그래픽 버퍼.
  14. 제13항에 있어서, 상기 어드레스 매니저 수단에는, 받은 픽셀 어드레스를 상기 메모리 수단에 제공하기전에 그 받은 픽셀 어드레스를 수정하는 수단이 구비되어 있는 것을 특징으로 하는 그래픽 버퍼.
  15. 제13항에 있어서, 상기 어드레스 매니저 수단은, 상기 모듈중 선택된 모듈에 제공된 명령에 응답하여, 픽셀 어드레스를 발생시키고 발생된 픽셀 어드레스를 상기 메모리 수단에 제공하는 수단을 구비하며. 상기 어드레스 매니저 수단은 또한 상기 공통 버스에 접속되어 상기 모듈중 선택되지 않은 모듈에 의해 수정되도록 그 발생된 픽셀 어드레스를 공통 버스에 제공하는 것을 특징으로 하는 그래픽 버퍼.
  16. 제12항에 있어서, 상기 모듈은, 상기 수정된 픽셀 정보를 상기 메모리 수단에 되돌려 기억하는 것을 인에이블 또는 디스에이블하기 위하여 모든 모듈에 의해 발생된 결과 신호라인에 접속되어 그곳에 표현된 시험 결과에 응답하는 수단을 가지는 것을 특징으로 하는 그래픽 버퍼.
  17. 제13항에 있어서, 상기 모듈은 상기 공통 버스의 순서화 신호 라인(sequencing signal line)에 접속되어 복수의 순차적인 픽셀 처리 상태를 걸쳐(through a plurality of sequencial pixel processing states) 그 순서화 신호 라인에 의해 구동되는 입력을 가지는 순서화 수단(sequencing means)을 구비하고 있는 것을 특징으로 하는 그래픽 버퍼.
  18. 제13항에 있어서, 상기 어드레스 매니저 수단이 디스플레이 수단의 2차원 픽셀 영역을 규정하는 좌표를 기억하는 레지스터 수단(register means for storing coordinates)을 구비하는 것을 특징으로 하는 그래픽 버퍼.
  19. 제16항에 있어서, 상기 인에이블 또는 디스에이블 수단(enable or diabling means)이 상기 결과 신호 라인에 접속된 어드레스 입력을 가지는 룩업 테이블 수단(lookup talbe means)을 구비하고 있는 것을 특징으로 하는 그래픽 버퍼.
  20. 제12항에 있어서, 상기 공통 버스는 적어도 하나의 데이타 버스를 구비하며, 상기 프로세서 수단은 오퍼랜드 레지스터 수단(operand register means)을 구비하며, 상기 프로세서 수단은, 연산 레지스터 수단에 기억된 연산 코드에 응답하여, (a) 상기 메모리 수단의 출력 및 상기 적어도 하나의 데이타 버스로부터 받은 데이타, 또는 (b) 상기 메모리 수단의 출력 및 상기 오퍼랜드 레지스터 수단에 기억된 데이타, 또는 (c) 상기 오퍼랜드 레지스터 수단내에 기억된 데이타 및 상기 적어도 하나의 데이타 버스로부터 받은 데이타에 대하여 산술적 또는 논리적 연산(a arithmetic or a logical operation)을 수행하는 것을 특징으로 하는 그래픽 버퍼.
  21. 제20항에 있어서, 상기 오퍼랜드 레지스터 수단은 호스트 데이타 프로세서 수단에 접속되어 그것에 의해 오퍼랜드가 로드되는 것(being loaded)을 특징으로 하는 그래픽 버퍼.
  22. 제20항에 있어서, 상기 연산 레지스터 수단은 호스트 데이타 프로세서 수단에 접속되어 그것에 의하여 연산 코드가 로드되는 것을 특징으로 하는 그래픽 버퍼.
  23. 제16항에 있어서, 상기 공통 버스는 적어도 하나의 데이타 버스를 구비하고, 상기 프로세서 수단은 오퍼랜드 레지스터 수단을 구비하며, 상기 프로세서 수단은 연산 코드에 응답하여 상기 메모리 수단의출력 및 상기 오퍼랜드 레지스터 수단에 기억된 데이타에 대한 산술적 또는 논리적 연산을 수행하며, 상기 연산코드는 상기 인에이블 또는 디스에이블 수단의 출력으로부터 제공되는 것을 특징으로 하는 그래픽 버퍼.
  24. 제12항에 있어서, 상기 프로세서 수단이, 그것의 동작에 의하여 영향받지 말아야 하는(not to bo affected) 상기 메모리 수단의 출력의 하나 이상의 비트(one or more bits)를 나타내는 출력을 가지는 기록 마스크 레지스터 수단(writemask register means)을 구비하는 것을 특징으로 하는 그래픽 버퍼.
  25. 제12항에 있어서, 상기 공통 버스에 접속되어 그 버스에 픽셀 정보를 입력하는 버퍼 수단이 구비되어 있는 것을 특징으로 하는 그래픽 버퍼.
  26. 제12항에 있어서, 상기 공통 버스에 접속되어 그 버스로부터 픽셀 정보를 출력하는 버퍼 수단이 구비되어 있는 것을 특징으로 하는 그래픽 버퍼.
  27. 제12항에 있어서, 상기 공통 버스가 적어도 하나의 데이타 버스를 구비하고 있고, 상기 시험 수단은 기준 레지스터 수단을 구비하고 있으며, 상기 시험 수단은 시험 레지스터 수단내에 기억된 시험 사항(a test specifier)에 응답하여, (a) 상기 적어도 하나의 데이타 버스상에 나타나는 데이타에 대한 상기 메모리 수단의 출력, 또는 (b) 상기 메모리 수단의 출력 또는 상기 적어도 하나의 데이타 버스상에 나타나는 데이타에 대하여 기준 레지스터 수단의 출력을 비교하는 것을 특징으로 하는 그래픽 버퍼.
  28. 제27항에 있어서, 상기 시험 수단은, 상기 적어도 하나의 데이타 버스상에 나타나는 데이타에 대하여 상기 메모리 수단의 출력을 비교하기 앞서 상기 기준 레지스터 수단의 내용을 상기 메모리 수단의 출력에 가산하는 수단(adding means)을 구비하고 있는 것을 특징으로 하는 그래픽 버퍼.
  29. 제27항에 있어서, 상기 시험 수단에는 서로 비교되야 할 비트를 나타내는 수단이 구비되어 있는 것을 특징으로 하는 그래픽 버퍼.
  30. 제12항에 있어서, 상기 모듈중 적어도 하나의 모듈의 기능성(functionality)이 상기 그래픽 버퍼의 외부에 있는 데이타 처리 수단의 동작에 의해 충족되는 것을 특징으로 하는 그래픽 버퍼.
    ※ 참고사항 : 최초출원 내용에 의하여 공개되는 것임.
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