JPH0251198B2 - - Google Patents
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- Publication number
- JPH0251198B2 JPH0251198B2 JP56051417A JP5141781A JPH0251198B2 JP H0251198 B2 JPH0251198 B2 JP H0251198B2 JP 56051417 A JP56051417 A JP 56051417A JP 5141781 A JP5141781 A JP 5141781A JP H0251198 B2 JPH0251198 B2 JP H0251198B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- display
- generation circuit
- memories
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 57
- 230000006870 function Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
Description
【発明の詳細な説明】
本発明は画像処理装置において、表示用機器に
画像用データの表示を行なう表示装置に関する。
画像用データの表示を行なう表示装置に関する。
陰極線ブラウン管（以下、CRTという）を使
用して、リフレツシユメモリに格納された情報を
表示する機能が画像処理装置の重要な機能の一つ
として要求されている。従来の表示装置における
動作を図面を用いて説明する。第１図は従来のア
ドレス発生回路とｎビツトを基本単位とする映像
用データが格納されているリフレツシユメモリ
（以下、映像メモリという）とその周辺装置から
なる表示装置のブロツク図である。表示を開始す
る前に、あらかじめ中央処理装置（CPU）から
映像メモリ１の表示開始アドレスがシステムデー
タバス６を経由してアドレス発生回路２のデイス
プレイアドレスレジスタ（以下DADレジスタ）
に設定される。アドレス発生回路から表示開始ア
ドレスが、アドレスバス５に出力され、映像メモ
リのアドレスに与えられる。映像メモリから読み
出されたデータはロードクロツク９（LOADφ）
によつて、並列−直列変換シフトレジスタ３にロ
ードされ、外部回路によつて発生させるシフトク
ロツク１０（SHIFTφ）によつてシフトされ、
映像直列信号１１となりCRTに供給される。ア
ドレス発生回路では、表示開始アドレスを基にし
て、DAD＋１→DAD（DADレジスタの内容を＋
１してDADレジスタに設定する）のアドレス演
算を行ない上記動作を繰り返すというようにして
表示を行なう。第１図のブロツク構成を持つ表示
装置では、映像メモリのデータバス幅ｎによつて
１回のアクセスで表示できる情報量が設定されて
しまう。この方法では表示する情報量が増大化す
るに連れて、アドレスを映像メモリに頻繁に与え
てやる必要があるので、これに費やす時間が多大
なものになり、より高速な表示動作が要求される
画像処理の如くでは不都合を生じる場合が多い。
従つて、より少ないアドレス供給回数で多くの情
報を行なうことが必要とされる。この１つの方法
としてデータバス幅を広くすることが考えられる
が、他の装置間との関係で容易には実現できな
い。次に、従来より１回のアドレス供給によつて
基本単位以上の情報量の表示を行なつているもの
にカラー表示がある。この場合の映像メモリの構
成の一例を第２図に示す。さらに表示装置のブロ
ツク図を第３図に示す。第３図は、映像メモリの
データをCRTに出力する表示サイクルにおいて、
第１メモリ２１、第２メモリ２２、第３メモリ２
３の同一アドレスの各々のデータが同時に並列−
直列変換レジスタ２５，２６，２７に各々のメモ
リから出力される。例えば、00000Hのアドレス
指定をした時、第２図の例では10000H、20000H
の出力もCRTへ同時に送られるように構成して
いる。メモリのデータの読み出し、修正、書き込
みを行なう描画サイクルにおいては、アドレスの
上位の２ビツト３３，３４の信号（第２図の例で
はA17，A16）で描画を行なう映像メモリを選択
している。
用して、リフレツシユメモリに格納された情報を
表示する機能が画像処理装置の重要な機能の一つ
として要求されている。従来の表示装置における
動作を図面を用いて説明する。第１図は従来のア
ドレス発生回路とｎビツトを基本単位とする映像
用データが格納されているリフレツシユメモリ
（以下、映像メモリという）とその周辺装置から
なる表示装置のブロツク図である。表示を開始す
る前に、あらかじめ中央処理装置（CPU）から
映像メモリ１の表示開始アドレスがシステムデー
タバス６を経由してアドレス発生回路２のデイス
プレイアドレスレジスタ（以下DADレジスタ）
に設定される。アドレス発生回路から表示開始ア
ドレスが、アドレスバス５に出力され、映像メモ
リのアドレスに与えられる。映像メモリから読み
出されたデータはロードクロツク９（LOADφ）
によつて、並列−直列変換シフトレジスタ３にロ
ードされ、外部回路によつて発生させるシフトク
ロツク１０（SHIFTφ）によつてシフトされ、
映像直列信号１１となりCRTに供給される。ア
ドレス発生回路では、表示開始アドレスを基にし
て、DAD＋１→DAD（DADレジスタの内容を＋
１してDADレジスタに設定する）のアドレス演
算を行ない上記動作を繰り返すというようにして
表示を行なう。第１図のブロツク構成を持つ表示
装置では、映像メモリのデータバス幅ｎによつて
１回のアクセスで表示できる情報量が設定されて
しまう。この方法では表示する情報量が増大化す
るに連れて、アドレスを映像メモリに頻繁に与え
てやる必要があるので、これに費やす時間が多大
なものになり、より高速な表示動作が要求される
画像処理の如くでは不都合を生じる場合が多い。
従つて、より少ないアドレス供給回数で多くの情
報を行なうことが必要とされる。この１つの方法
としてデータバス幅を広くすることが考えられる
が、他の装置間との関係で容易には実現できな
い。次に、従来より１回のアドレス供給によつて
基本単位以上の情報量の表示を行なつているもの
にカラー表示がある。この場合の映像メモリの構
成の一例を第２図に示す。さらに表示装置のブロ
ツク図を第３図に示す。第３図は、映像メモリの
データをCRTに出力する表示サイクルにおいて、
第１メモリ２１、第２メモリ２２、第３メモリ２
３の同一アドレスの各々のデータが同時に並列−
直列変換レジスタ２５，２６，２７に各々のメモ
リから出力される。例えば、00000Hのアドレス
指定をした時、第２図の例では10000H、20000H
の出力もCRTへ同時に送られるように構成して
いる。メモリのデータの読み出し、修正、書き込
みを行なう描画サイクルにおいては、アドレスの
上位の２ビツト３３，３４の信号（第２図の例で
はA17，A16）で描画を行なう映像メモリを選択
している。
本発明の目的は描画サイクルにおいて、上記映
像メモリの切換え制御をアドレスの下ビツトの信
号より基にして行なうようにし、アドレス発生回
路に表示アドレスの増分をＮ（Ｎは２以上とする）
としてアドレス演算を行なう手段を設けることに
よつて、表示サイクルにおいて、映像メモリに与
えられる１回のアドレスでｎ×Ｎビツトのデータ
がアクセスされるようにし、高速な表示ができる
ようにした装置を提供するものである。
像メモリの切換え制御をアドレスの下ビツトの信
号より基にして行なうようにし、アドレス発生回
路に表示アドレスの増分をＮ（Ｎは２以上とする）
としてアドレス演算を行なう手段を設けることに
よつて、表示サイクルにおいて、映像メモリに与
えられる１回のアドレスでｎ×Ｎビツトのデータ
がアクセスされるようにし、高速な表示ができる
ようにした装置を提供するものである。
本発明の表示装置は、映像メモリと映像メモリ
に格納された画像情報を順次読み出すべくアドレ
スを発生するアドレス発生回路を有し、ラスタ走
査により映像メモリに格納された画像情報を
CRT画面上に表示する表示装置において、アド
レス発生回路は表示開始アドレスを基にして
DAD＋Ｎ→DAD（DAD・レジスタの内容を＋Ｎ
してDAD・レジスタに設定する）のアドレス演
算を実行する手段を具備し、映像メモリに格納さ
れた情報のCRT画面上への高速表示を可能とす
る。
に格納された画像情報を順次読み出すべくアドレ
スを発生するアドレス発生回路を有し、ラスタ走
査により映像メモリに格納された画像情報を
CRT画面上に表示する表示装置において、アド
レス発生回路は表示開始アドレスを基にして
DAD＋Ｎ→DAD（DAD・レジスタの内容を＋Ｎ
してDAD・レジスタに設定する）のアドレス演
算を実行する手段を具備し、映像メモリに格納さ
れた情報のCRT画面上への高速表示を可能とす
る。
本発明の実施例を図面に基いて詳細に説明す
る。
る。
第４図は本発明の一実施例を示すブロツク図で
第１メモリ５１、第２メモリ５２は映像メモリと
して使用され、ｎビツトを基本単位とする画像デ
ータが格納されている。アドレス発生回路５３は
表示サイクルにおいて増分を＋２としてアドレス
演算を行なう回路である。描画サイクルにおいて
は、アドレスの最下位ビツトA0の信号によつて
メモリの選択を行なう。A0＝０の場合、読み出
し信号制御回路５６によつて第１メモリの読み出
し信号が活性化され、第１メモリのデータがデー
タバス５８に出力され、画像情報を処理する装置
に取り込まれる。データが処理された後、書き込
み信号制御回路５７によつて、第１メモリの書き
込み信号が活性化され、第１メモリに処理された
データが格納されるA0＝１の場合には同様にし
て第２メモリが選択される。表示サイクルにおい
ては、アドレスの最下位ビツト、A0の信号は無
視され残りのアドレス信号がアドレス・バス５９
に出力され、第１メモリ、第２メモリに同時に与
えられる。各々のメモリから読み出されたｎビツ
ト長のデータはロード・クロツク６４
（LOADφ）によつて並列−直列変換シスト・レ
ジスタ５４，５５にそれぞれロードされ、外部回
路によつて発生させるシフト・クロツク６５
（SHIFTφ）によつてシフトされ２×ｎビツトの
情報量の映像直列信号６６となりCRTに供給さ
れる。アドレス発生回路では DAD＋２→DAD（DAD・レジスタの内容を＋２してD
AD・レジスタに設定する） のアドレス演算を行ない新しい表示アドレスとし
てアドレス・バスに出力され第１メモリ、第２メ
モリに与えられるというようにして表示動作を行
なう。第５図に本発明の一実施例における表示タ
イミング図が示されている。本実施例では、上位
側アドレスを２つのメモリ５１，５２に共通に与
え、下位アドレスによつて一方のメモリを選択で
きるようにしている。
第１メモリ５１、第２メモリ５２は映像メモリと
して使用され、ｎビツトを基本単位とする画像デ
ータが格納されている。アドレス発生回路５３は
表示サイクルにおいて増分を＋２としてアドレス
演算を行なう回路である。描画サイクルにおいて
は、アドレスの最下位ビツトA0の信号によつて
メモリの選択を行なう。A0＝０の場合、読み出
し信号制御回路５６によつて第１メモリの読み出
し信号が活性化され、第１メモリのデータがデー
タバス５８に出力され、画像情報を処理する装置
に取り込まれる。データが処理された後、書き込
み信号制御回路５７によつて、第１メモリの書き
込み信号が活性化され、第１メモリに処理された
データが格納されるA0＝１の場合には同様にし
て第２メモリが選択される。表示サイクルにおい
ては、アドレスの最下位ビツト、A0の信号は無
視され残りのアドレス信号がアドレス・バス５９
に出力され、第１メモリ、第２メモリに同時に与
えられる。各々のメモリから読み出されたｎビツ
ト長のデータはロード・クロツク６４
（LOADφ）によつて並列−直列変換シスト・レ
ジスタ５４，５５にそれぞれロードされ、外部回
路によつて発生させるシフト・クロツク６５
（SHIFTφ）によつてシフトされ２×ｎビツトの
情報量の映像直列信号６６となりCRTに供給さ
れる。アドレス発生回路では DAD＋２→DAD（DAD・レジスタの内容を＋２してD
AD・レジスタに設定する） のアドレス演算を行ない新しい表示アドレスとし
てアドレス・バスに出力され第１メモリ、第２メ
モリに与えられるというようにして表示動作を行
なう。第５図に本発明の一実施例における表示タ
イミング図が示されている。本実施例では、上位
側アドレスを２つのメモリ５１，５２に共通に与
え、下位アドレスによつて一方のメモリを選択で
きるようにしている。
このため、表示画面上の一水平走査線上のデー
タを２つにわけ、左半分をメモリ５１に、右半分
をメモリ５２に書込むことができる。
タを２つにわけ、左半分をメモリ５１に、右半分
をメモリ５２に書込むことができる。
しかも、メモリ５１に偶数アドレスを与え、メ
モリ５２に奇数アドレスを与えることができるの
で、表示画面とメモリとを対応させることがで
き、その結果、上位アドレスをいろいろ変更しな
くともメモリへの書き込み及び読み出しを行うこ
とができるという効果が得られる。特に、書き込
み時はメモリ５１，５２の一方を確実に選択する
ことができ、読み出し時は両方のメモリから同時
に一水平走査線分のデータを読み出すことがで
き、簡単なアドレス操作でリード／ライトの双方
を制御できるという効果がある。この方法でＮの
値をさらに大きくすれば１回のアドレス供給によ
つて表示できる情報量が増し、より高速な表示が
期待できる。
モリ５２に奇数アドレスを与えることができるの
で、表示画面とメモリとを対応させることがで
き、その結果、上位アドレスをいろいろ変更しな
くともメモリへの書き込み及び読み出しを行うこ
とができるという効果が得られる。特に、書き込
み時はメモリ５１，５２の一方を確実に選択する
ことができ、読み出し時は両方のメモリから同時
に一水平走査線分のデータを読み出すことがで
き、簡単なアドレス操作でリード／ライトの双方
を制御できるという効果がある。この方法でＮの
値をさらに大きくすれば１回のアドレス供給によ
つて表示できる情報量が増し、より高速な表示が
期待できる。
第１図は表示装置の従来例を示すブロツク図、
第２図はカラー表示における映像メモリのアドレ
ス区分を示すメモリブロツク図、第３図はカラー
表示における表示装置のブロツク図、第４図は本
発明の一実施例における表示装置のブロツク図、
第５図は本発明の一実施例における表示タイミン
グ図である。 １……メモリ、２１，５１……第１メモリ、２
２，５２……第２メモリ、２３……第３メモリ、
２，２４，５３……アドレス発生回路、３，２
５，２６，２７，５４，５５……並列−直列変換
シフト・レジスタ、２８，５６……読み出し信号
制御回路、２９，５７……書き込み信号制御回
路、４，３０，５８……データ・バス、５，３
１，５９……アドレス・バス、６，３２，６０…
…システム・データ・バス、７，３５，６２……
読み出し信号、８，３６，６３……書き込み信
号、３３……最上位アドレス信号、３４……第２
上位アドレス信号、６１……最下位アドレス信
号、９，３７，６４……ロード・クロツク、１
０，３８，６５……シフト・クロツク、１１，３
９，４０，４１，６６……直列映像信号。
第２図はカラー表示における映像メモリのアドレ
ス区分を示すメモリブロツク図、第３図はカラー
表示における表示装置のブロツク図、第４図は本
発明の一実施例における表示装置のブロツク図、
第５図は本発明の一実施例における表示タイミン
グ図である。 １……メモリ、２１，５１……第１メモリ、２
２，５２……第２メモリ、２３……第３メモリ、
２，２４，５３……アドレス発生回路、３，２
５，２６，２７，５４，５５……並列−直列変換
シフト・レジスタ、２８，５６……読み出し信号
制御回路、２９，５７……書き込み信号制御回
路、４，３０，５８……データ・バス、５，３
１，５９……アドレス・バス、６，３２，６０…
…システム・データ・バス、７，３５，６２……
読み出し信号、８，３６，６３……書き込み信
号、３３……最上位アドレス信号、３４……第２
上位アドレス信号、６１……最下位アドレス信
号、９，３７，６４……ロード・クロツク、１
０，３８，６５……シフト・クロツク、１１，３
９，４０，４１，６６……直列映像信号。
Claims (1)
- １ 表示情報が格納されるＮ個（Ｎは２以上の整
数）のメモリと、Ｎ（Ｎは２以上の整数）づつ値
を歩進する機能を有するアドレス発生回路と、該
アドレス発生回路から出力されるアドレスの上位
アドレスビツトを前記複数のメモリに共通に供給
するアドレスバスと、描画サイクルで前記アドレ
ス発生回路から出力されるアドレスの下位アドレ
スビツトの内容に応じて前記Ｎ個のメモリの１つ
を選択する回路と、表示サイクルで前記アドレス
発生回路から出力されるアドレスの下位アドレス
ビツトを無視して上位アドレスビツトにより前記
Ｎ個のメモリを同時に選択する回路とを有し、描
画サイクルでは１つのメモリに対して読み出し／
書き込みを行ない、表示サイクルではＮ個のメモ
リから同時に表示情報を読み出すことを特徴とす
る表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56051417A JPS57165890A (en) | 1981-04-06 | 1981-04-06 | Display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56051417A JPS57165890A (en) | 1981-04-06 | 1981-04-06 | Display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57165890A JPS57165890A (en) | 1982-10-13 |
| JPH0251198B2 true JPH0251198B2 (ja) | 1990-11-06 |
Family
ID=12886347
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56051417A Granted JPS57165890A (en) | 1981-04-06 | 1981-04-06 | Display unit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57165890A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132227A (en) * | 1977-04-25 | 1978-11-17 | Hitachi Ltd | Output unit for video data |
-
1981
- 1981-04-06 JP JP56051417A patent/JPS57165890A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53132227A (en) * | 1977-04-25 | 1978-11-17 | Hitachi Ltd | Output unit for video data |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57165890A (en) | 1982-10-13 |
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