JP3699496B2 - イメージ供給方法及び帯域幅を改善するために空間的冗長量を使用する図形制御装置 - Google Patents

Description

【０００１】
【産業上の利用分野】
本発明はビデオ・メモリからモニタへ画素イメージ・データを供給する方法及びそのための図形制御装置に関するものである。
【０００２】
【従来の技術】
しばしば特殊化されたビデオRAM(VRAM) であるDRAMの専用のバンクは、モニタを備えたコンピュータ・システムにおいてはチップが使用されている。これらはモニタに供給されるイメージを記憶しており、ビデオ・メモリ, イメージ・メモリまたはただ単に (ビデオ「フレーム」を記憶するための) フレーム緩衝記憶装置と呼ばれる。典型的なモニタはスクリーン上の各画素について１秒当たり多くの回数読み取られなければならないビデオ・メモリのデータについてラスタ走査方式で動作する。カラー・モニタにおいては各画素はそれぞれの３原色成分について複数のビットを持っている。スクリーン上のイメージが変わらないときでもスクリーン上のイメージを保持するためにメモリは１秒当たり多くの回数、リフレッシュされなければならない。このリフレッシュ操作はビデオ・メモリの読み取りと非常に大きいメモリ帯域幅とを含んでいる。フレーム緩衝記憶装置の内容が修正を必要とするときには、図形を描く作業はフレーム緩衝記憶装置に対して行われる必要がある。時にはそれらはまた附加的な読み取り操作を要求する。これらの図形操作はビデオ・リフレッシュから残された帯域幅しか利用できないので、それ以上の帯域幅を自由化すると言うことは図形演算のスピードアップにとって重要な要素である。明らかにこの帯域幅を改善することは、イメージが一層複雑になり、イメージ上の画素数が増加するにつれてますます要望されて来る。
【０００３】
【発明の要約】
本発明はコンピュータ図形イメージの大部分は同一の値を保有する画素の長い連続物を有していると言う事実を利用している。したがって、タグ・メモリが、画素グループが前の画素グループと同じ値を持っているか否かの表示を記憶するのに使用される。もしその値が同じならば、イメージ・メモリは読み取られずに、代わりに同じ画素値がメモリを再びアクセスすることなくモニタに繰返し適用される。
【０００４】
タグはある実施例においては図形制御装置自身の内部に記憶されても良く、またはビデオ・メモリ内部の指定された位置内に記憶されても良い。好ましい実施例においては、画素の各グループはもしグループ内のすべての画素が同じ値であり、且つまた前のグループの最後の画素と同じならば「１」と言うタグ値に割り当てられる。さもなければ、タグは「０」にセットされる。
各タグはまた結合された有効ビットを有する。有効ビットはビデオ・メモリ内の画素グループへの書込みが有れば何時でも無効状態へセットされる。有効ビットは書込み操作の後でタグが再計算されるまでリセットされない。
【０００５】
本発明の本質及び長所を、より完全に理解するために、添付図面とともに次の詳細な説明を参照すべきである。
【０００６】
【実施例】
図１，２は典型的な図形制御装置であるウエイテック(WEITEK)W5286 のブロック図である。図形制御装置10はビデオ・メモリまたはフレーム緩衝記憶装置12に接続され、図中に示されているように、フレーム緩衝記憶装置は32DRAMチップの２つの列である。イメージ・データはRAM DAC 16を通過した後でモニタ14上に表示され、RAM DAC 16はメモリ及びディジタル・アナログ変換器を備えている。フレーム緩衝記憶装置からモニタへの画素データの流れは図形制御装置10内のメモリ制御ユニット18及びビデオ制御ユニット20によって制御される。
【０００７】
図形制御装置はまたバス24とのインターフェースのためのホスト及び入出力制御ユニット22を含んでいる。図形制御装置にはクロック合成回線26によるクロックを供給している。図形制御装置の制御プログラムはBIOS ROM 28 によって供給される。
【０００８】
図３はＮビットのグループ中に配列されているフレーム緩衝記憶装置内の画素データを図示している。Ｎビットの各グループはそれに対応する単一のビット・タグを持っている。タグの各列は、フレーム緩衝記憶装置の列に対応し、単一の有効ビットを持っている。
【０００９】
タグの「１」と言う値は、対応するグループ内の画素のためのカラー値のすべてが同じであり、またすぐ前のグループの最後の画素値とも同じであることを示している。有効ビットは、フレーム緩衝記憶装置のその列はタグが計算されてから書込まれていないことを示している。
【００１０】
図４は本発明のタグを使用する制御回線の一の実施例のブロック図である。この実施例においてこの回路は図１のメモリ制御ユニット18の内部にある。アドレス・バス30は外部フレーム緩衝記憶装置へアドレスを供給する。ビデオをリフレッシュする間、特定の画素グループを識別するアドレスのビットはまた緩衝記憶装置34を通過する１チップ・タグ・メモリ32への入力として供給される。タグ及び有効ビットは制御論理回路36へ供給される。
【００１１】
フレーム緩衝記憶装置からのデータはバス38の制御装置へ送り返される。このデータは緩バッファ40及びレジスタ42の双方へ供給される。前のタグのグループからの最後の画素値はレジスタ42内に記憶され、かつその後続の値はバッファ40と、次いでマルチプレクサ44を通して、モニタへ供給されているバス46へ供給される。もしタグ・グループの有効ビットが、各画素が通過するようにセットされていなければ比較器48においてすぐ前の最後の画素と比較される。カウンタ50はグループ内のすべての画素が最後の画素の値に一致するか否かを示し、信号を制御論理回路36へ供給する。
【００１２】
タグ・メモリが初期化された後で、レジスタ42内に記憶されていた以前の画素値は制御論理回路36によってマルチプレクサ44を通過して単にモニタへクロックに同期して送られる。タグ・メモリ32内のタグ値が「１」でフレーム緩衝記憶装置に対する読み取りアクセスが発生しない場合にはこの値はグループ内の各画素に対してＮ回出力されることが可能である。もしタグ値が“０”ならば制御論理は他の“１”のタグに出合うまでデータをフレーム緩衝記憶装置から直接選択するようにする。
【００１３】
好ましい実施例において、各グループ内画素の数Ｎは４から32を表わし、８は多くの応用において経験的に誘導された最適値である。
図５はタグ・メモリ32の初期化ルーチンの一つの実施例を示すブロック図である。ステップＡにおいて画素の最初のグループは読取られてモニタに供給され、その最後の画素は図４のレジスタ42に書込まれる (ステップＢ) 。すぐ次のグループの各画素は最後の画素と比較され、カウンタはそれに応じて増加させられる (ステップＣ) 。もしカウントが８に等しくなれば (ステップＤ) 、タグ・メモリ32内のタグにゼロの値が書込まれる (ステップＥ) 。イメージの最初の画素グループはそれらが存在しないグループの最後の画素と同一ではあり得ないのでゼロ値を書込む必要がある。
【００１４】
一方、カウントが８画素のグループに対して８に等しい場合はそれらが皆同一でかつ前のグループの最後の画素と同じであることを示し、“１”の値がタグとして書込まれる (ステップＦ) 。そのグループの最後の画素はレジスタ42に書込まれ (ステップＧ) 、このプロセスが画素の次のグループについて繰返される。
【００１５】
一度タグ・メモリが初期化されると、モニタへのデータの供給、または図形の読取り操作の実行は図6 に示すように大いに簡略化される。画素の最初のグループはフレーム緩衝記憶装置から読取られてモニタへ供給され、最後の値がレジスタ42に記憶される。この最初のグループが読取られた後で、次のグループのタグは検査される (ステップＬ) 。タグがゼロの場合は、画素の次のグループは再びフレーム緩衝記憶装置から読取られ、最後の値がレジスタ内に記憶される。しかしタグが“１”の場合はレジスタ内の画素の値はモニタに８回、単に出力され (ステップＭ) 、このプロセスが繰返される。次のタグもまた“１”である場合は再びレジスタ内の同じ画素の値がモニタへ８回、単に出力される。理解されるように、これはビデオ・リフレッシュ演算、または図形読取り演算のためのフレーム緩衝記憶における多重読取りを不要にし、これによって図形書込み演算の帯域幅の自由度を高め、かつ図形能力を改善する。
【００１６】
加えてタグ・メモリはフレーム緩衝記憶装置内のデータの或る操作に使用することができる。たとえばデータのブロックがフレーム緩衝記憶装置内の異なった位置へ移動されるとすれば、タグ・メモリ内の対応するタグは、もしそれらがすべて“１”であり、かつそれぞれの場合に前のグループが“１”であるならば対応する位置へ移動される。
【００１７】
別の実施例においては、タグ・ビットはフレーム緩衝記憶自体の内部に記憶され、タグ・ビットに割当てられた有効ビットは図形制御装置内に保持される。この方法で図形書込み演算は、タグをゼロに書き変えるのではなく、有効ビットを無効にすることができ、記憶帯域幅を節約することができる。
【００１８】
それらの技術に熟練した者にとって理解されるであろうように、本発明はその精神またはその中心を成す特徴から離脱することなく他の特定の形式によって実施することができる。たとえば異なったサイズの画素グループも使用され得る。たとえば画素のグループは１列を超える複数列の部分を包含するように配列されることも可能である。代わりに、複数のビットはタグによって示される一つの画素から他の画素への色彩値内のわずかな変化を許すような他の情報を示す附加的なビットに使用されることも可能で、またはタグがそのままの単独の画素ではなくて画素パターンの複製を示すように使用されることが可能である。
【００１９】
有効ビットは全部一緒に除去されることもでき、それによって図形の書込み演算の間にタグの書き変えが必要となる。
したがって本発明の好ましい実施例の開示は説明のためのものであって特許請求の範囲に定めた本発明の範囲を制限するものではない。
【図面の簡単な説明】
【図１】典型的な図形制御装置のブロック図である。
【図２】典型的な図形制御装置のブロック図である。
【図３】本発明のタグ及びそれに結合した画素グループを図示する図である。
【図４】本発明のタグのための制御回路のブロック図である。
【図５】図４のタグ・メモリのための初期化ルーチンのフローチャートである。
【図６】初期化後の本発明による演算のフローチャートである。
【符号の説明】
10 図形制御装置
12 フレーム緩衝記憶装置
14 モニタ

Claims (7)

1. イメージメモリ内に記憶されたイメージをモニタへ供給する方法において、
   タグ・メモリ内に、前記イメージ内の画素グループにそれぞれ対応する複数のタグを記憶させるステップ、
   対応する画素グループ内のすべての画素が同一の値を持ち、かつ前記イメージメモリ内にて直前に配列された画素グループの最後の画素の値と同一であるときに前記タグのそれぞれに第１のコードを割り当てるステップ、
   対応するタグが前記第１のコードを有するグループ内の各画素のために、前記イメージメモリにアクセスすることなく、前記イメージメモリ内にて直前に配列された画素グループの最後の画素の値を前記モニタに供給するステップ、及び
   タグが前記第１のコード以外のものを有しているときに、前記モニタへ供給する値のために前記イメージ・メモリをアクセスするステップを備えることを特徴とするイメージ・メモリ内に記憶されたイメージをモニタへ供給する方法。
2. さらに、
   前記タグの各列のために有効ビットを記憶するステップ、
   前記イメージ・メモリ内の対応するグループへの書込みにあたって前記有効ビットを無効状態へセットするステップ、及び
   タグが無効状態へセットされた有効ビットを有するときに、前記モニタへ供給する値のために前記イメージ・メモリをアクセスするステップを備えることを特徴とする請求項１記載の方法。
3. 前記タグ・メモリは前記イメージ・メモリから分離して制御装置内にあることを特徴とする請求項１記載の方法。
4. 前記グループはラスタ走査順序に配列されていることを特徴とする請求項１記載の方法。
5. イメージ・メモリに記憶されたイメージをモニタへ供給する図形メモリ制御装置において、
   タグ・メモリ内に複数のタグを記憶し、前記タグのそれぞれは前記イメージ内の画素グループに対応する手段、
   対応する画素グループ内のすべての画素が同一の値を持ち、かつ前記イメージメモリ内にて直前に配列された画素グループの最後の画素の値と同一であるときに、第１のコードを前記タグのそれぞれに割り当てる手段、
   対応するタグが前記第１のコードを有するグループ内の各画素のために、前記イメージ・メモリをアクセスすることなく、前記イメージメモリ内にて直前に配列された画素グループの最後の画素の値を前記モニタに供給する手段、及び
   タグが前記第１のコード以外を有しているときに前記モニタへ供給する値のために前記イメージ・メモリをアクセスする手段を備えることを特徴とする図形メモリ制御装置。
6. 前記タグ・メモリは前記図形メモリ制御装置内にあることを特徴とする請求項５記載の図形メモリ制御装置。
7. 前記タグ・メモリは前記イメージ・メモリの一部であることを特徴とする請求項５記載の図形メモリ制御装置。

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