JPH0418048Y2 - - Google Patents

Description

【考案の詳細な説明】

＜技術分野＞ 本考案は、例えば、コンピユータにおいて、複
数の画面の重ね合わせ表示を行なう際に、画面の
表示優先順位を設定し、この表示優先順位に対応
した表示データをCRT等の表示器に出力する複
数画面のプライオリテイ表示回路に関する。 ＜従来技術＞ 従来、例えば、コンピユータにおいて、複数画
面の重ね合わせ表示を行なう場合には、第６図あ
るいは第７図に示されるプライオリテイ表示回路
によつて行なわれている。 第６図のプライオリテイ表示回路は、いわゆる
表示優先順位固定方式と称されるものである。シ
フトレジスタ（図示せず）からの画面１および画
面２にそれぞれ対応する表示データであるRGB
のシリアルデータは、セレクタ１の入力端子１Ａ
〜３Ａ，１Ｂ〜３Ｂにそれぞれ与えられる。ま
た、画面１のシリアルデータは、NORゲート２
にも与えられており、このNORゲート２の出力
が選択信号としてセレクタ１に与えられる。セレ
クタ１は、入力端子Ｓに与えられる前記選択信号
に応じて画面１または画面２のいずれかのシリア
ルデータを選択して出力端子１Ｙ〜３Ｙから
CRTへ選択出力する。 この第６図のプライオリテイ表示回路では、画
面１が画面２よりも優先して表示されるようにな
つており、画面１にシリアルデータが存在する場
合には、画面１のRGBのいずれかがハイレベル
となるので、NORゲート２の出力はローレベル
となり、セレクタ１は、端子１Ａ〜３Ａに入力さ
れているデータ、すなわち、画面１のシリアルデ
ータを選択出力する。逆に、画面１にシリアルデ
ータがない場合、すなわち、透明の場合は、
NORゲート２の出力は、ハイレベルとなり、セ
レクタ１は、端子１Ｂ〜３Ｂに入力されているデ
ータ、すなわち、画面２のシリアルデータを選択
出力する。これによつて、CRT上には、画面１
の透明な部分だけ画面２が表示されるために、画
面２が画面１の奥に重なつているように見える。 ところが、このようなプライオリテイ表示回路
では、予め表示優先順位が決定されており、ソフ
ト的にこの表示優先順位を変えることができない
という難点がある。 一方、第７図のプライオリテイ表示回路は、い
わゆる表示優先順位可変方式と称されるものであ
る。このプライオリテイ表示回路は、画面２のシ
リアルデータが入力されるORゲート３と、いず
れの画面を優先して表示するかを示すプライオリ
テイ信号およびNORゲート２の出力が与えられ
るANDゲート４と、インバータにより反転され
たプライオリテイ信号およびORゲート３の出力
が与えられるANDゲート５と、両ANDゲート
４，５の出力が与えれるORゲート６とを備えて
おり、このORゲート６より選択信号がセレクタ
１に出力される。 このプライオリテイ表示回路では、プライオリ
テイ信号がハイレベルであるときには、画面１の
シリアルデータの有無によつてセレクタ１が切換
わることになつて画面１が優先して表示され、逆
に、プライオリテイ信号がローレベルならば、画
面２のシリアルデータの有無によつてセレクタ１
が切換わることになつて画面２が優先して表示さ
れる。このプライオリテイ信号は、CPUよつて
セツト／リセツト可能であり、したがつて、ソフ
ト的に表示優先順位を切換えることができる。 ところが、この第７図のプライオリテイ表示回
路では、プライオリテイ信号によつて２画面分の
表示優先順位しか設定できず、重ね合わせ画面数
に制限があつた。 ＜考案の目的＞ 本考案は、上述の点に鑑みて成されたものであ
つて、任意の画面数の重ね合わせ表示が可能で、
しかも、その表示優先順位を任意に設定できるよ
うにすることを目的とする。 ＜考案の構成＞ 本考案では、上述の目的を達成するために、重
ね合わせ表示を行なう複数画面の各画面の表示デ
ータの有無に対応していずれの画面の表示データ
を選択するかを示す選択信号を、表示優先順位毎
に、予め書込んでおくためのメモリを設け、この
メモリに予め書込まれた前記選択信号に基づいて
選択回路で表示優先順位に応じた所望の表示デー
タを選択出力するように構成している。 ＜実施例＞ 以下、図面によつて本考案の実施例について詳
細に説明する。第１図は本考案の一実施例のプラ
イオリテイ表示回路への表示データの流れを説明
するためのブロツク図である。表示メモリ８から
の表示データは、CRT上の一画素に相当するド
ツトクロツクに同期してバイトあるいはワード単
位でパラレルに読出されてシフトレジスタ９に与
えられ、シリアルデータに変換される。複数画面
の重ね合わせ表示の際には、このシフトレジスタ
９から複数画面分の表示データであるシリアルデ
ータがプライオリテイ表示回路７へ出力される。
このプライオリテイ表示回路７によつて表示優先
順位に対応したシリアルデータが後述のようにし
てCRTに選択出力される。 第２図は第１図のプライオリテイ表示回路７の
詳細回路図である。この実施例は、画面１〜３の
３つの画面の重ね合わせ表示を行なうための回路
である。このプライオリテイ表示回路７は、各画
面１〜３の表示データであるRGBのシリアルデ
ータの有無に対応して、いずれの画面のシリアル
データを選択出力するかを示す選択信号を、表示
優先順位毎に予め書き込むためのメモリとしての
RAM１０と、各画面１〜３のシリアルデータが
入力されるとともに、このシリアルデータの有無
に対応したアドレス信号を前記RAM１０に出力
するゲート手段１１と、各画面１〜３のシリアル
データが入力されるとともに、前記アドレス信号
に応答してRAM１０から読出される選択信号に
基づいてシリアルデータを選択出力する選択回路
としてのセレクタ１２とを備えている。 各画面１〜３にそれぞれ対応するRGBのシリ
アルデータは、セレクタ１２の入力端子１C0〜
３C0，１C1〜３C1，１C2〜３C2にそれぞれ与え
られるとともに、ゲート手段１１の第１〜第
3ORゲート１１ａ，１１ｂ，１１ｃにそれぞれ
与えられる。 ゲート手段１１は、各画面１〜３のシリアルデ
ータの有無に対応してRAM１０のアドレスを指
定するアドレス信号を該RAM１０の入力端子A2
〜A0に与える。RAM１０には、予め表示優先順
位に応じて、かつ、シリアルデータの有無に対応
して後述する選択信号が所定のアドレスに書き込
まれており、ゲート手段１１からのアドレス信号
に対応してこの選択信号が読出されて出力端子
D0，D1からセレクタ１２の２つの入力端子Ａ，
Ｂに与えられる。これによつて、セレクタ１２の
出力端子１Ｙ〜３Ｙからは、この選択信号に基づ
いて表示優先順位に応じたシリアルデータが
CRTへ選択出力される。 ここで、３つの画面１〜３に表示優先順位をつ
ける場合について考えると、表示優先順位つけ方
には、次の６通りの場合がある。 (1)１＞２＞３ (2)１＞３＞２ (3)２＞１＞３
(4)２＞３＞１ (5)３＞１＞２ (6)３＞２＞１ 但し、１〜３は画面１〜３をそれぞれ示し、ａ
＞ｂは、画面ａが画面ｂよりも表示優先順位が高
いことを示している。 画面１〜３が、例えば、第３図Ａ〜Ｃにそれぞ
れ示されるような表示画面であるとすると、前記
(1)〜(6)の表示優先順位で重ね合わせ表示を行なつ
た場合には、第４図Ａ〜Ｆにそれぞれ示されるよ
うな表示画面となる。 次に、画面１〜３を前記(1)１＞２＞３の表示優
先順位で重ね合わせ表示をする場合について考え
る。この場合には、プライオリテイ表示回路７で
は、画面１のシリアルデータがあるときは、画面
１のシリアルデータをCRTへ出力し、画面１の
シリアルデータがないときには、画面２のシリア
ルデータを出力し、さらに、画面１および画面２
のシリアルデータがないときには、画面３のシリ
アルデータを出力しなければならない。したがつ
て、RAM１０からセレクタ１２へ与えられる選
択信号は、各画面１〜３のシリアルデータが存在
するか否かに対応して、別々に設定する必要があ
る。この３つの画面１〜３のシリアルデータの有
無の場合分けは、表１に示す〜の８通りがあ
り、したがつて、選択信号は、各場合に対応させ
て８種類設定する必要がある。

【表】 但し、“１”はシリアルデータ有り、“０”はシ
リアルデータ無し（透明）をそれぞれ示してい
る。 上記表１における画面１〜３の“１”および
“０”がゲート手段１１の第１〜第3ORゲート１
１ａ〜１１ｃのハイレベルおよびローレベルの出
力、すなわち、上述のアドレス信号に対応する。
したがつて、RAM１０の選択信号は、ゲート手
段１１からの８種類のアドレス信号に応じて８種
類設定しておく必要がある。 一方、セレクタ１２の入力端子Ａ，Ｂに与えら
れる入力、すなわち、RAM１０からの選択信号
に対応してセレクタ１２からいずれの画面のシリ
アルデータが出力されるかの組み合わせは表２の
ようになる。

【表】 したがつて、３画面１〜３の表示優先順位を１
＞２＞３にしたい場合には、各画面１〜３のシリ
アルデータの有無に応じて次の表３に示される８
種類の選択信号をセレクタ１２の入力端子Ａ，Ｂ
に与えればよいことになる。

【表】 このため、表示優先順位を１＞２＞３にしよう
とする場合には、RAM１０には、表３に示され
る選択信号を予め書込んでおき、各画面のシリア
ルデータの有無に対応するゲート手段１１からの
アドレス信号に対応させて選択信号をセレクタ１
２の入力端子Ａ，Ｂに与えればよい。これによつ
て、セレクタ１２からは前記表示優先順位１＞２
＞３に対応した所望のシリアルデータが選択出力
されることになる。なお、この実施例のRAM１
０は８ワード×２ビツトである。 表４に前記(1)〜(6)の６種類の表示優先順位の
各々についての選択信号をまとめて示す。RAM
１０には、この６種類のいずれの表示優先順位で
重ね合わせ表示を行なうかによつて表４の対応す
る選択信号を予め書込んでおく。

【表】 この実施例では、上記表４に示される選択信号
を、所望の表示優先順位毎に、RAM１０に予め
書込んでおき、ゲート手段１１からのアドレス信
号により前記選択信号を読出し、この選択信号に
基づいてセレクタ１２から表示優先順位に応じた
シリアルデータを選択出力する。これによつて、
３画面の重ね合わせ表示を任意の表示優先順位で
行なうことが可能となる。 第５図は本考案の他の実施例の回路図であり、
第２図に対応する部分には、同一の参照符を付
す。この実施例は、４画面１〜４の重ね合わせ表
示を行なうためのものであり、この実施例の
RAM１０′は、16ワード×２ビツト構成である。
この場合のシリアルデータの有無および表示優先
順位に対応する選択信号は、表５〜表８に分けて
上記表４と同様の形式で示されている。その他の
構成は、上述の実施例と同様である。

【表】

【表】

【表】

【表】 同様にして本考案によれば、４画面以上の任意
の画面数の重ね合わせ表示を任意の表示優先順位
で行なうことができ、これによつて、変化に富ん
だ重ね合わせ表示が可能となり、マルチウインド
ウ表示等も可能となる。 ＜考案の効果＞ 以上のように本考案によれば、各画面の表示デ
ータの有無に対応して、いずれの画面の表示デー
タを選択出力するかを示す選択信号が前記表示優
先順位毎に予め書き込むための書き換え可能なメ
モリと、前記各画面の表示データが入力されると
ともに、この表示データの１画素毎にその有無に
対応したアドレス信号を前記メモリに出力するゲ
ート手段と、各画面の表示データが入力されると
ともに、前記アドレス信号に応答してメモリから
読み出される選択信号に基づいて表示データを１
画素単位で選択出力する選択回路とを設けたの
で、前記メモリの選択信号を書き替えることによ
つて、任意の画面数の重ね合わせ表示を任意の表
示優先順位で行なうことが可能となる。

【図面の簡単な説明】

第１図は本考案の一実施例のプライオリテイ表
示回路へのデータの流れを説明するためのブロツ
ク図、第２図は第１図のプライオリテイ表示回路
の詳細回路図、第３図は画面１〜３の表示例を示
す図、第４図は画面１〜３の重ね合わせの表示例
を示す図、第５図は本考案の他の実施例の回路
図、第６図は従来例の回路図、第７図は他の従来
例の回路図である。 ７，７′……プライオリテイ表示回路、１０，
１０′……RAM、１１，１１′……ゲート手段、
１２……セレクタ。

Claims (1)

1. 【実用新案登録請求の範囲】 複数画面の重ね合せ表示をする際に、各画面の
   表示優先順位を設定し、この表示優先順位に対応
   した表示データを選択出力する複数画面のプライ
   オリテイ表示回路であつて、 各画面の表示データの有無に対応して、いずれ
   の画面の表示データを選択出力するかを示す選択
   信号が前記表示優先順位毎に予め書き込むための
   書き換え可能なメモリと、 前記各画面の表示データが入力されるととも
   に、この表示データの１画素毎にその有無に対応
   したアドレス信号を前記メモリに出力するゲート
   手段と、 各画面の表示データが入力されるとともに、前
   記アドレス信号に応答してメモリから読み出され
   る選択信号に基づいて表示データを１画素単位で
   選択出力する選択回路と、 を備えることを特徴とする複数画面のプライオリ
   テイ表示回路。