JPS6253745U - - Google Patents

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JPS6253745U
JPS6253745U JP1985144918U JP14491885U JPS6253745U JP S6253745 U JPS6253745 U JP S6253745U JP 1985144918 U JP1985144918 U JP 1985144918U JP 14491885 U JP14491885 U JP 14491885U JP S6253745 U JPS6253745 U JP S6253745U
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Description

【図面の簡単な説明】
第１図は本考案の一実施例のプライオリテイ表
示回路へのデータの流れを説明するためのブロツ
ク図、第２図は第１図のプライオリテイ表示回路
の詳細回路図、第３図は画面１〜３の表示例を示
す図、第４図は画面１〜３の重ね合わせの表示例
を示す図、第５図は本考案の他の実施例の回路図
、第６図は従来例の回路図、第７図は他の従来例
の回路図である。 ７，７′……プライオリテイ表示回路、１０，
１０′……ＲＡＭ、１１，１１′……ゲート手段
、１２……セレクタ。

Claims (1)

  1. 【実用新案登録請求の範囲】 複数画面の重ね合わせ表示をする際に、各画面
    の表示優先順位を設定し、この表示優先順位に対
    応した表示データを選択出力する複数画面のプラ
    イオリテイ表示回路であつて、 各画面の表示データの有無に対応して、いずれ
    の画面の表示データを選択出力するかを示す選択
    信号を、前記表示優先順位毎に予め書き込むため
    のメモリと、 各画面の表示データが入力されるとともに、こ
    の表示データの有無に対応したアドレス信号を前
    記メモリに出力するゲート手段と、 各画面の表示データが入力されるとともに、前
    記アドレス信号に応答してメモリから読出される
    選択信号に基づいて表示データを選択出力する選
    択回路とを備えることを特徴とする複数画面のプ
    ライオリテイ表示回路。
JP1985144918U 1985-09-20 1985-09-20 Expired JPH0418048Y2 (ja)

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JP1985144918U JPH0418048Y2 (ja) 1985-09-20 1985-09-20

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JP1985144918U JPH0418048Y2 (ja) 1985-09-20 1985-09-20

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Publication Number Publication Date
JPS6253745U true JPS6253745U (ja) 1987-04-03
JPH0418048Y2 JPH0418048Y2 (ja) 1992-04-22

Family

ID=31055971

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1985144918U Expired JPH0418048Y2 (ja) 1985-09-20 1985-09-20

Country Status (1)

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JP (1) JPH0418048Y2 (ja)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6041090A (ja) * 1983-08-16 1985-03-04 富士電機株式会社 画面の重ね合せ装置
JPS60167063A (ja) * 1984-02-09 1985-08-30 Nec Corp 画像重畳制御装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6041090A (ja) * 1983-08-16 1985-03-04 富士電機株式会社 画面の重ね合せ装置
JPS60167063A (ja) * 1984-02-09 1985-08-30 Nec Corp 画像重畳制御装置

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JPH0418048Y2 (ja) 1992-04-22

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