JPS6041090A - 画面の重ね合せ装置 - Google Patents
画面の重ね合せ装置Info
- Publication number
- JPS6041090A JPS6041090A JP58149395A JP14939583A JPS6041090A JP S6041090 A JPS6041090 A JP S6041090A JP 58149395 A JP58149395 A JP 58149395A JP 14939583 A JP14939583 A JP 14939583A JP S6041090 A JPS6041090 A JP S6041090A
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- Japan
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- screen
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の属する技術分野
本発明は、複数の画面メモリに記憶されている複数の画
面信号を優先度を設けて重ね合せる画面の重ね合せ装置
に関するものである。
面信号を優先度を設けて重ね合せる画面の重ね合せ装置
に関するものである。
従来技術とその問題点
従来、ＣＲＴディスプレイ装置等の表示装置に重ね合せ
画面を表示させるため、その前段において画面の重ね合
せ装置が用いられている。
画面を表示させるため、その前段において画面の重ね合
せ装置が用いられている。
第１図は１画面の重ね合せの原理を説明するための概念
図であり、透明（Ｔ）な背景中に描かれた赤色（Ｒ）の
円からなる画面Ａと、透明な背景中に描かれた青色（Ｂ
）の長方形からなる画面Ｂとを重ね合せる場合２両者を
単に重ね合せると同図Ｃ゛に示すように、ＲとＢの重ね
合せ部分は加色混合によりマゼンダ色（Ｍ）となる。し
かしながら１画面Ａが人物像で画面Ｂがその背景となる
べき遠景であるような場合等には、同図Ｃに示すように
画面Ａに優先度を設けて重ね合せを行いたいこともある
。
図であり、透明（Ｔ）な背景中に描かれた赤色（Ｒ）の
円からなる画面Ａと、透明な背景中に描かれた青色（Ｂ
）の長方形からなる画面Ｂとを重ね合せる場合２両者を
単に重ね合せると同図Ｃ゛に示すように、ＲとＢの重ね
合せ部分は加色混合によりマゼンダ色（Ｍ）となる。し
かしながら１画面Ａが人物像で画面Ｂがその背景となる
べき遠景であるような場合等には、同図Ｃに示すように
画面Ａに優先度を設けて重ね合せを行いたいこともある
。
第２図は、上記優先型ね合せを行うための従来装置の構
成ブロック図であり、３個の画面を重ね合せる場合を例
示している。１乃至３は重ね合せるべき３個の画面のそ
れぞれを格納する画面メモリ、１１乃至１３はバスドラ
イバ、１４乃至１６はデータバス、１７はバスセレクタ
、１８は優先判定回路、２０はビデオ信号発生回路に連
なるデータバスである。画面メモリ１乃至３から対応の
バスドライバ１１乃至１３を経て対応のデータバス１４
乃至１６に出力された画面信号は、パスセレクタ１７
と優先判定回路１８に結合する。優先判定回路１８は、
各データバス上の画面信号の優先度及び画面信号が透明
であるか否かに応じてデータバス２０に接続すべきデー
タバスを選択し、バス選択信号を信号線１９によりパス
セレクタ１７に出力する。画面メモリ１，２及び３の順
に画面信号に優先度が設けられているものとすれば、優
先判定回路１８により１次のような規則に従ってデータ
バス１４乃至１６が選択される。画面メモリ１の出力が
透明でない時には、無条件にデータバス１４が選択され
る。画面メモリ１の出力が透明で且つ画面メモリ２の出
力が透明でない時には、データバス１５が選択される。
成ブロック図であり、３個の画面を重ね合せる場合を例
示している。１乃至３は重ね合せるべき３個の画面のそ
れぞれを格納する画面メモリ、１１乃至１３はバスドラ
イバ、１４乃至１６はデータバス、１７はバスセレクタ
、１８は優先判定回路、２０はビデオ信号発生回路に連
なるデータバスである。画面メモリ１乃至３から対応の
バスドライバ１１乃至１３を経て対応のデータバス１４
乃至１６に出力された画面信号は、パスセレクタ１７
と優先判定回路１８に結合する。優先判定回路１８は、
各データバス上の画面信号の優先度及び画面信号が透明
であるか否かに応じてデータバス２０に接続すべきデー
タバスを選択し、バス選択信号を信号線１９によりパス
セレクタ１７に出力する。画面メモリ１，２及び３の順
に画面信号に優先度が設けられているものとすれば、優
先判定回路１８により１次のような規則に従ってデータ
バス１４乃至１６が選択される。画面メモリ１の出力が
透明でない時には、無条件にデータバス１４が選択され
る。画面メモリ１の出力が透明で且つ画面メモリ２の出
力が透明でない時には、データバス１５が選択される。
画面メモリ１及び２の出力が透明である場合だけ、デー
タバス１６が選択される。
タバス１６が選択される。
上記従来例においては２画面メモリの個数に対応したデ
ータバスが必要となり、データバス部分が複雑・高価に
なるという問題がある。このため、重ね合せる画面の枚
数や１表示色数（データバス当りの信号線数）が制限さ
れてしまうという問題が生じる。
ータバスが必要となり、データバス部分が複雑・高価に
なるという問題がある。このため、重ね合せる画面の枚
数や１表示色数（データバス当りの信号線数）が制限さ
れてしまうという問題が生じる。
発明の゛目的
本発明は、上記従来の問題点に鑑みてなされたものであ
り、その目的は、データバス部分の簡易化、低廉化を図
った画面の重ね合せ装置を提供することにある。
り、その目的は、データバス部分の簡易化、低廉化を図
った画面の重ね合せ装置を提供することにある。
発明の要点
上記目的を達成する本発明は、各画面メモリごとに優先
レベル設定レジスタと優先レベル比較回路を設け、すべ
ての画面メモリを連ねるデータバスと優先レベルバス上
に出力が透明でない最高優先度の画面メモリのデータと
優先度を出力することにより９画面の重ね合せを行うよ
うに構成されている。
レベル設定レジスタと優先レベル比較回路を設け、すべ
ての画面メモリを連ねるデータバスと優先レベルバス上
に出力が透明でない最高優先度の画面メモリのデータと
優先度を出力することにより９画面の重ね合せを行うよ
うに構成されている。
以下２本発明の更に詳細を実施例により説明する。
発明の実施例
第３図は本発明の一実施例の構成ブロック図であり、■
乃至３は画面メモリである。なお２本実施例においては
各画面メモリの内部構成は同様であるため２画面メモリ
１についてだけその内部構成を図示している。
乃至３は画面メモリである。なお２本実施例においては
各画面メモリの内部構成は同様であるため２画面メモリ
１についてだけその内部構成を図示している。
画面メモリ１において、４は画面メモリプレーン、５は
優先レベル設定レジスタ、６はデータバスドライバ、７
は優先レベルバスドライバ、８は優先レベル比較回路、
９は優先レベルバス、１０はデータバスである。
優先レベル設定レジスタ、６はデータバスドライバ、７
は優先レベルバスドライバ、８は優先レベル比較回路、
９は優先レベルバス、１０はデータバスである。
このような構成において、いまＣＲＴモニタ装置に重ね
合せ画面を表示するため、ビデオ信号発生回路（図示せ
ず）により画面メモリプレーン４が読出されたとする。
合せ画面を表示するため、ビデオ信号発生回路（図示せ
ず）により画面メモリプレーン４が読出されたとする。
この時１画面メモリ２と３内の画面メモリプレーン（図
示せず）も同時に読出される。一方、各画面メモリ内の
優先レベル設定レジスタ（画面メモリ１においては優先
レベル設定レジスタ５）には外部から特殊なコードによ
り優先レベルが設定されている。このコードは各画面メ
モリ内の優先レベル比較回路（画面メモリ１では優先レ
ベル比較回路８）に入力されると同時にオープンコレク
タ（又はドレイン）の優先レベルハスドライバ（画面メ
モリ１では優先レベルバスドライバ７）にも入力されて
おり、すべての画面メモリ１乃至３を連ねる優先レベル
バス９をドライブする。各画面メモリ内の優先レベル比
較回路は、対応の優先レベル設定レジスタ内に設定され
た設定コードと、優先レベルバス９上のコードとを比較
し、自己の優先レベルが優先レベルハス９上の優先レベ
ルよりも低い場合には、自己の優先レベル及び読出しデ
ータのバスドライバへの出力を禁止する。
示せず）も同時に読出される。一方、各画面メモリ内の
優先レベル設定レジスタ（画面メモリ１においては優先
レベル設定レジスタ５）には外部から特殊なコードによ
り優先レベルが設定されている。このコードは各画面メ
モリ内の優先レベル比較回路（画面メモリ１では優先レ
ベル比較回路８）に入力されると同時にオープンコレク
タ（又はドレイン）の優先レベルハスドライバ（画面メ
モリ１では優先レベルバスドライバ７）にも入力されて
おり、すべての画面メモリ１乃至３を連ねる優先レベル
バス９をドライブする。各画面メモリ内の優先レベル比
較回路は、対応の優先レベル設定レジスタ内に設定され
た設定コードと、優先レベルバス９上のコードとを比較
し、自己の優先レベルが優先レベルハス９上の優先レベ
ルよりも低い場合には、自己の優先レベル及び読出しデ
ータのバスドライバへの出力を禁止する。
従って、すべての画面メモリが優先レベルバス９に各々
の優先レベルコードを同時に出力してから一定の時間経
過後（定常状態になった後）、優先レベルバス９には、
読出しデータが透明でない画面メモリのうち最高優先レ
ベルの優先レベルコードが出力されており、データバス
１ｏには対応の画面メモリの読出しデータが出力されて
いる。
の優先レベルコードを同時に出力してから一定の時間経
過後（定常状態になった後）、優先レベルバス９には、
読出しデータが透明でない画面メモリのうち最高優先レ
ベルの優先レベルコードが出力されており、データバス
１ｏには対応の画面メモリの読出しデータが出力されて
いる。
この出力データは優先重ね合せ済みのデータであり、こ
れはビデオ信号発生回路（図示せず）に送出される。
れはビデオ信号発生回路（図示せず）に送出される。
第４図は、第３図示の画面メモリ１の一実施例を周辺回
路と共に示す構成ブロック図である。
路と共に示す構成ブロック図である。
本実施例では優先レベルハス９は４本の信号線９１乃至
９４から成り、８枚までの画面を重ね合せられるように
構成されている。
９４から成り、８枚までの画面を重ね合せられるように
構成されている。
優先レベル設定レジスタ５内の各ビットＰＯ乃至Ｐ３に
ば、各画面メモリに予め割当てられた（優先レベルＧこ
従って、優先レベルコートが反転された形式で外部から
設定される。８１は比較回路であり、優先レベル設定レ
ジスタ５に設定された自己の優先レベルコートと、優先
レベルハス９上の（優先レベルコードを比較し、自己の
優先レベルのほうが低い場合には、Ａ＞Ｂ出力端子８２
にハスドライへの出力を禁止するだめのハイレベル（Ｈ
）を出力する。Ｒ，Ｇ、Ｂ、ＢＬは画面メモリ４からの
読出しデータで、それぞれ赤、緑、青、ブリンクに対応
したピッ１−である。８４は」二記読出しデータが透明
であること（Ｒ，ｃ、ＢのいずれもがＬ）であることを
検出する論理ゲートである。データバスドライバ６と（
Ｋ先しベルハスｌライバフ内の各論理ゲートはオープン
コレクク又Ｇ丁Ｌオープンドレインの構成となっている
。８５はインバータで、優先レベルハス９−Ｆの優先レ
ベルコード（負論理）を正論理に変換するための論理ゲ
ートである。
ば、各画面メモリに予め割当てられた（優先レベルＧこ
従って、優先レベルコートが反転された形式で外部から
設定される。８１は比較回路であり、優先レベル設定レ
ジスタ５に設定された自己の優先レベルコートと、優先
レベルハス９上の（優先レベルコードを比較し、自己の
優先レベルのほうが低い場合には、Ａ＞Ｂ出力端子８２
にハスドライへの出力を禁止するだめのハイレベル（Ｈ
）を出力する。Ｒ，Ｇ、Ｂ、ＢＬは画面メモリ４からの
読出しデータで、それぞれ赤、緑、青、ブリンクに対応
したピッ１−である。８４は」二記読出しデータが透明
であること（Ｒ，ｃ、ＢのいずれもがＬ）であることを
検出する論理ゲートである。データバスドライバ６と（
Ｋ先しベルハスｌライバフ内の各論理ゲートはオープン
コレクク又Ｇ丁Ｌオープンドレインの構成となっている
。８５はインバータで、優先レベルハス９−Ｆの優先レ
ベルコード（負論理）を正論理に変換するための論理ゲ
ートである。
このような構成のもとで、優先レベル設定レジスタ５に
は、第５図に例示するような優先レベルコードを反転し
たコードが外部から設定されているものとする。優先レ
ベルバス９の信号線９１乃至９３は１図示しないプルア
ップ抵抗群でプルアップされているためすべてハイレベ
ル（旧であり、優先レベルとしては最下位となっている
。従って比較回路８１の出力端子８２にはローレベル（
Ｉ５）が出力される。この場合２画面メモリプレーン４
からの読出しデータが透明でなく論理ゲート８４の出力
がローであれば、データバスドライバ６と優先レベルバ
スドライバ７内のすべての論理ゲート２人力のうちノア
ゲート８３０出方端子に連なるすべての大刀がハイとな
り１画面メモリプレーン４からの読出しデータと優先レ
ベル設定レジスタ５からの優先レベルコートが対応のバ
スに出力される。
は、第５図に例示するような優先レベルコードを反転し
たコードが外部から設定されているものとする。優先レ
ベルバス９の信号線９１乃至９３は１図示しないプルア
ップ抵抗群でプルアップされているためすべてハイレベ
ル（旧であり、優先レベルとしては最下位となっている
。従って比較回路８１の出力端子８２にはローレベル（
Ｉ５）が出力される。この場合２画面メモリプレーン４
からの読出しデータが透明でなく論理ゲート８４の出力
がローであれば、データバスドライバ６と優先レベルバ
スドライバ７内のすべての論理ゲート２人力のうちノア
ゲート８３０出方端子に連なるすべての大刀がハイとな
り１画面メモリプレーン４からの読出しデータと優先レ
ベル設定レジスタ５からの優先レベルコートが対応のバ
スに出力される。
優先レベルバス９には、他の画面メモリからも同様にし
て優先レベルコードが出力されるが、各画面メモリ内の
比較回路（画面メモＩＪ １では比較回路８１）が常に
自己の優先レベル設定レジスタに設定された優先レベル
コードと上記ｆＪＥ先レヘしベス９上の優先レベルを比
す☆しており、自己よりも高い優先レベルが優先レベル
ハス９上に出力された場合には、自己の優先レベルコー
ドと画面メモリプレーンからの読出しデータを対応のハ
スへ出力することを禁止する。このため、各画面メモリ
が優先レベルコードと読出しデータを優先レベルバス９
とデータバス１０上に出力してから一定時間後には、最
高優先レベルの両面メモリの優先レベルと読出しデータ
のみがバス上に出力されることになる。このデータバス
１ｏ−１−の読出しデータは、完全な重ね合せ画面とし
て図示しないビデオ信号発生回路に供給され？〕。
て優先レベルコードが出力されるが、各画面メモリ内の
比較回路（画面メモＩＪ １では比較回路８１）が常に
自己の優先レベル設定レジスタに設定された優先レベル
コードと上記ｆＪＥ先レヘしベス９上の優先レベルを比
す☆しており、自己よりも高い優先レベルが優先レベル
ハス９上に出力された場合には、自己の優先レベルコー
ドと画面メモリプレーンからの読出しデータを対応のハ
スへ出力することを禁止する。このため、各画面メモリ
が優先レベルコードと読出しデータを優先レベルバス９
とデータバス１０上に出力してから一定時間後には、最
高優先レベルの両面メモリの優先レベルと読出しデータ
のみがバス上に出力されることになる。このデータバス
１ｏ−１−の読出しデータは、完全な重ね合せ画面とし
て図示しないビデオ信号発生回路に供給され？〕。
なお、自己の画面メモリプレーンからの読出しデータが
透明である場合には、論理ゲート８４゜８３．８６によ
り、優先レベルのいがんに拘わらずバスへのロー出力が
禁止される。また、優先レベルバスドライハフ内の各論
理ケ−１−のうち、優先レベルＰＯに関するものだけが
他の論理ゲーＩと構成が異なっているが、これは、優先
レベルバス９うえでのデータのレーシング（ばたつき）
を防止 するためである。例えば、優先レベルコードが
それぞれＬＨＨＨ″とＨＬ Ｌ Ｌ”である２個の画面
メモリの重ね合せの場合を想定し、上記各画面メモリか
ら優先レベルコードが同時に優先レベルバス９上に出力
されたとする。優先レベルバス９上ではビット対応に負
論理の論理和がとられるから、上記“ＬＨＨＨ″と°’
ＨＬＬＬ”との論理和により“ＬＬＬＬ” （最高優先
レベル）となる。その結果、優先レベルの低い“ＨＬＬ
Ｌ”の画面メモリだけでなく優先レベルの高い“ＬＨＨ
Ｈ”の画面メモリからの出力も禁止されてしまい、優先
レベルバス９上の出力は再度“ＨＨＨＨ” （最低優先
レベル）となり、各画面メモリは再度自己の優先レベル
コードを優先レベルハス９上に出力することになる。こ
のような動作が連綿と繰り返されて、一定時間が経過し
ても優先レベルバス９上のデータが安定しないという不
都合がある。このような不都合は、第４図示のように。
透明である場合には、論理ゲート８４゜８３．８６によ
り、優先レベルのいがんに拘わらずバスへのロー出力が
禁止される。また、優先レベルバスドライハフ内の各論
理ケ−１−のうち、優先レベルＰＯに関するものだけが
他の論理ゲーＩと構成が異なっているが、これは、優先
レベルバス９うえでのデータのレーシング（ばたつき）
を防止 するためである。例えば、優先レベルコードが
それぞれＬＨＨＨ″とＨＬ Ｌ Ｌ”である２個の画面
メモリの重ね合せの場合を想定し、上記各画面メモリか
ら優先レベルコードが同時に優先レベルバス９上に出力
されたとする。優先レベルバス９上ではビット対応に負
論理の論理和がとられるから、上記“ＬＨＨＨ″と°’
ＨＬＬＬ”との論理和により“ＬＬＬＬ” （最高優先
レベル）となる。その結果、優先レベルの低い“ＨＬＬ
Ｌ”の画面メモリだけでなく優先レベルの高い“ＬＨＨ
Ｈ”の画面メモリからの出力も禁止されてしまい、優先
レベルバス９上の出力は再度“ＨＨＨＨ” （最低優先
レベル）となり、各画面メモリは再度自己の優先レベル
コードを優先レベルハス９上に出力することになる。こ
のような動作が連綿と繰り返されて、一定時間が経過し
ても優先レベルバス９上のデータが安定しないという不
都合がある。このような不都合は、第４図示のように。
優先レベルコードのＭＳＢであるＰＯのバス上の出力条
件を比較回路８１の出力条件と無関係にすることによっ
て回避することができる。
件を比較回路８１の出力条件と無関係にすることによっ
て回避することができる。
第６図乃至第８図は、優先レベルバス９がそれぞれ３本
乃至１本の場合について１画面メモリと優先レベルコー
ドとの対応を図示したものである。図中の優先レベルコ
ードは、優先レベルハス９上でのレベルであり、優先レ
ベル設定レジスタ５内の設定コードはこれらを反転した
ものとなる。
乃至１本の場合について１画面メモリと優先レベルコー
ドとの対応を図示したものである。図中の優先レベルコ
ードは、優先レベルハス９上でのレベルであり、優先レ
ベル設定レジスタ５内の設定コードはこれらを反転した
ものとなる。
発明の詳細
な説明したように１本発明は、各画面メモリごとに優先
レベル設定レジスタと優先レベル比較回路を設け、すべ
ての画面メモリを連ねるデータバスと優先レベルバス上
に出力が透明でない最高１憂先度の画面メモリのデータ
と優先度を出力することにより２画面の重ね合せを行う
ように構成されているので、データバスの構成を簡易・
安価に出来るという利点かあ柩。
レベル設定レジスタと優先レベル比較回路を設け、すべ
ての画面メモリを連ねるデータバスと優先レベルバス上
に出力が透明でない最高１憂先度の画面メモリのデータ
と優先度を出力することにより２画面の重ね合せを行う
ように構成されているので、データバスの構成を簡易・
安価に出来るという利点かあ柩。
第１図は画面の優先重ね合せを説明する概念図。
第２図は従来装置の構成ブロック図、第３図は本発明の
一実施例の構成ブロック図、第４図は第３図示の画面メ
モリ１の一実施例の構成を示す構成ブロック図、第５図
乃至第８図は本発明の詳細な説明するための概念図であ
る。 １乃至３・・画面メモリ、４・・画面メモリプレーン、
５・・優先レベル設定レジスタ、６・・データバスドラ
イバ、７・・優先レベルバスドライバ、８・・比較回路
、９・・優先レベルバス、１０・・データバス。 特許出願人 富士電機製造株式会社（外１名）代 理
人 弁理士 玉蟲久五部（外１名）第 １ 図 第５図 第６図 第 ７ 図 第 ８ 図
一実施例の構成ブロック図、第４図は第３図示の画面メ
モリ１の一実施例の構成を示す構成ブロック図、第５図
乃至第８図は本発明の詳細な説明するための概念図であ
る。 １乃至３・・画面メモリ、４・・画面メモリプレーン、
５・・優先レベル設定レジスタ、６・・データバスドラ
イバ、７・・優先レベルバスドライバ、８・・比較回路
、９・・優先レベルバス、１０・・データバス。 特許出願人 富士電機製造株式会社（外１名）代 理
人 弁理士 玉蟲久五部（外１名）第 １ 図 第５図 第６図 第 ７ 図 第 ８ 図
Claims (1)
- 【特許請求の範囲】 複数の画面メモリに記憶されている複数の読出しデータ
を優先度を設けて重ね合せる画面の重ね合せ装置におい
て。 各画面メモリを連ねるデータバス及び優先レベルバスを
備え、各画面メモリは、自己の優先度を設定しておく優
先レベル設定手段、自己の読出しデータが透明であるか
否かを判定する手段、前記優先レベル設定手段の内容と
前記優先レベルバス上の内容とを比較する比較手段、並
びに、自己の読出しデータが透明でな（且つ自己の優先
度が前記優先レベルバス上の優先度よりも高い場合には
自己の読出しデータ及び自己の優先度をそれぞれデータ
バス及び優先レベルバス上に出力し、自己の読出しデー
タが透明であるか又は自己の優先度が前記優先レベルバ
ス上の優先度よりも低い場合には自己の読出しデータ及
び自己の優先度をそれぞれデータバス及び優先レベルバ
ス上に出力することを禁止する手段を備えたことを特徴
とする画面の重ね合せ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149395A JPS6041090A (ja) | 1983-08-16 | 1983-08-16 | 画面の重ね合せ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58149395A JPS6041090A (ja) | 1983-08-16 | 1983-08-16 | 画面の重ね合せ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6041090A true JPS6041090A (ja) | 1985-03-04 |
| JPH0441834B2 JPH0441834B2 (ja) | 1992-07-09 |
Family
ID=15474187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58149395A Granted JPS6041090A (ja) | 1983-08-16 | 1983-08-16 | 画面の重ね合せ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6041090A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61223895A (ja) * | 1985-03-29 | 1986-10-04 | 株式会社ピーエフーユー | マルチフレ−ム表示合成回路 |
| JPS6253745U (ja) * | 1985-09-20 | 1987-04-03 | ||
| JPS6266361U (ja) * | 1985-10-15 | 1987-04-24 | ||
| JPS62123575A (ja) * | 1985-11-22 | 1987-06-04 | Photo Composing Mach Mfg Co Ltd | 画像処理装置 |
| JPS63195779A (ja) * | 1987-02-09 | 1988-08-12 | Nec Corp | カラ−グラフイツク表示処理装置 |
| JPH02163793A (ja) * | 1988-12-16 | 1990-06-25 | Matsushita Electric Ind Co Ltd | グラフィックス表示装置 |
| JPH03132879A (ja) * | 1989-10-19 | 1991-06-06 | Agency Of Ind Science & Technol | 図形作成方式 |
| JP2008159474A (ja) * | 2006-12-25 | 2008-07-10 | Matsushita Electric Works Ltd | 埋込型照明器具 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6741835B1 (ja) * | 2019-08-09 | 2020-08-19 | 住友化学株式会社 | 液晶ポリエステル樹脂ペレット、及び液晶ポリエステル樹脂成形体 |
-
1983
- 1983-08-16 JP JP58149395A patent/JPS6041090A/ja active Granted
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61223895A (ja) * | 1985-03-29 | 1986-10-04 | 株式会社ピーエフーユー | マルチフレ−ム表示合成回路 |
| JPS6253745U (ja) * | 1985-09-20 | 1987-04-03 | ||
| JPH0418048Y2 (ja) * | 1985-09-20 | 1992-04-22 | ||
| JPS6266361U (ja) * | 1985-10-15 | 1987-04-24 | ||
| JPH0418049Y2 (ja) * | 1985-10-15 | 1992-04-22 | ||
| JPS62123575A (ja) * | 1985-11-22 | 1987-06-04 | Photo Composing Mach Mfg Co Ltd | 画像処理装置 |
| JPS63195779A (ja) * | 1987-02-09 | 1988-08-12 | Nec Corp | カラ−グラフイツク表示処理装置 |
| JPH02163793A (ja) * | 1988-12-16 | 1990-06-25 | Matsushita Electric Ind Co Ltd | グラフィックス表示装置 |
| JPH03132879A (ja) * | 1989-10-19 | 1991-06-06 | Agency Of Ind Science & Technol | 図形作成方式 |
| JP2008159474A (ja) * | 2006-12-25 | 2008-07-10 | Matsushita Electric Works Ltd | 埋込型照明器具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0441834B2 (ja) | 1992-07-09 |
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