JPH0664440B2 - カラー表示制御回路 - Google Patents
カラー表示制御回路Info
- Publication number
- JPH0664440B2 JPH0664440B2 JP59062734A JP6273484A JPH0664440B2 JP H0664440 B2 JPH0664440 B2 JP H0664440B2 JP 59062734 A JP59062734 A JP 59062734A JP 6273484 A JP6273484 A JP 6273484A JP H0664440 B2 JPH0664440 B2 JP H0664440B2
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- JP
- Japan
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- data
- address
- color data
- memory
- color
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- Controls And Circuits For Display Device (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明は、色データを記憶した複数のメモリを制御す
るカラー表示制御回路に関する。
るカラー表示制御回路に関する。
色データを複数のメモリ、いわゆるカラールックアップ
テーブルメモリに記憶させておき、これらに対するメモ
リのデータ読み出しアドレスデータとして色をあらわす
エントリアドレスデータを与え、カラー画像を表示する
システムが開発されている。例えば、色データをR,
G,B各4ビットの合計12ビットとし、エントリアド
レスを4ビットとすると、4096(=212)色から1
6(=24)色を選択することができ、少ないビット数
で豊富な色彩を実現することが可能となる。第1図はこ
の種のカラー表示制御回路を示す。
テーブルメモリに記憶させておき、これらに対するメモ
リのデータ読み出しアドレスデータとして色をあらわす
エントリアドレスデータを与え、カラー画像を表示する
システムが開発されている。例えば、色データをR,
G,B各4ビットの合計12ビットとし、エントリアド
レスを4ビットとすると、4096(=212)色から1
6(=24)色を選択することができ、少ないビット数
で豊富な色彩を実現することが可能となる。第1図はこ
の種のカラー表示制御回路を示す。
第1図において11A,11B,11C,11Dは、各
フレームの色データを記憶するメモリであり、12A,
12B,12C,12Dは、そのアドレス指定データを
書き込みモードと読み出しモードとで切りかえるアドレ
スデータ選択スイッチである。まず書き込みモードにつ
いて説明する。書き込みモードは、表示装置(カラーテ
レビジョン受像機)の非表示期間(ブランキング期間)
に設定されるもので、モード切替ライン20からの切替
信号Sによってメモリ11A〜11Dは書き込みモード
に設定され、また、モード切替ライン21からの切替信
号Qによってアドレスデータ選択スイッチ12A〜12
Dは、マイクロプロセッサに接続されたアドレスバスP
をメモリ11A〜11Dに接続する。これによって、メ
モリ11A〜11Dには、マイクロプロセッサに接続さ
れたデータバスRを通して、色データを記憶させること
ができる。
フレームの色データを記憶するメモリであり、12A,
12B,12C,12Dは、そのアドレス指定データを
書き込みモードと読み出しモードとで切りかえるアドレ
スデータ選択スイッチである。まず書き込みモードにつ
いて説明する。書き込みモードは、表示装置(カラーテ
レビジョン受像機)の非表示期間(ブランキング期間)
に設定されるもので、モード切替ライン20からの切替
信号Sによってメモリ11A〜11Dは書き込みモード
に設定され、また、モード切替ライン21からの切替信
号Qによってアドレスデータ選択スイッチ12A〜12
Dは、マイクロプロセッサに接続されたアドレスバスP
をメモリ11A〜11Dに接続する。これによって、メ
モリ11A〜11Dには、マイクロプロセッサに接続さ
れたデータバスRを通して、色データを記憶させること
ができる。
次にメモリ11A〜11Dの読み出しモードについて説
明する。この場合、切替信号Qによって、アドレスデー
タ選択スイッチ12A〜12Dは、例えば、フレームメ
モリからのエントリーアドレスバス17A,17B,1
7C,17Dを各々対応するメモリ11A,11B,1
1C,11Dに接続する。またメモリ11A〜11Dは
読み出しモードに設定される。なおエントリーアドレス
データは、そのタイミングをとるために一旦Dタイプフ
リップフロップ回路16A〜16Dに入力してからメモ
リ11A〜11Dに与えられる。
明する。この場合、切替信号Qによって、アドレスデー
タ選択スイッチ12A〜12Dは、例えば、フレームメ
モリからのエントリーアドレスバス17A,17B,1
7C,17Dを各々対応するメモリ11A,11B,1
1C,11Dに接続する。またメモリ11A〜11Dは
読み出しモードに設定される。なおエントリーアドレス
データは、そのタイミングをとるために一旦Dタイプフ
リップフロップ回路16A〜16Dに入力してからメモ
リ11A〜11Dに与えられる。
メモリ11A〜11Dの各出力色データは、データセレ
クタ15の入力端子に与えられ、何れか1つのメモリの
出力色データが選択され、出力バス18に導出される。
データセレクタ15は、デコーダ14からの選択信号1
41に基づいて、何れか1つのメモリからの出力色デー
タを選択する。
クタ15の入力端子に与えられ、何れか1つのメモリの
出力色データが選択され、出力バス18に導出される。
データセレクタ15は、デコーダ14からの選択信号1
41に基づいて、何れか1つのメモリからの出力色デー
タを選択する。
つまり、各メモリ11A〜11Dの出力色データは、そ
れぞれ、透明判定回路13A,13B,13C,13D
に入力され、そのときのトランスペアレント状態が判定
され、判定結果を示す信号G1,G2,G3,G4がデ
コーダ14に入力される。ここで、デコーダ14は、判
定結果を示す信号G1,G2,G3,G4をみて、優先
度の高い判定信号に対応した色データをデータセレクタ
15が選択するように制御する。この選択は、優先順位
の高いフレームからの色データが有色であればこのフレ
ームの色データを選択し、透明であれば次に優先順位の
高いフレームからの色データを選択することによって行
われる。
れぞれ、透明判定回路13A,13B,13C,13D
に入力され、そのときのトランスペアレント状態が判定
され、判定結果を示す信号G1,G2,G3,G4がデ
コーダ14に入力される。ここで、デコーダ14は、判
定結果を示す信号G1,G2,G3,G4をみて、優先
度の高い判定信号に対応した色データをデータセレクタ
15が選択するように制御する。この選択は、優先順位
の高いフレームからの色データが有色であればこのフレ
ームの色データを選択し、透明であれば次に優先順位の
高いフレームからの色データを選択することによって行
われる。
以下、概略的に、前記メモリ11A〜11Dとそのエン
トリーアドレスから出力された色データの優先順位につ
いて説明する。今、カラー映像が第2図(a)に示すよう
に、青い空19Aを背景にした茶色の山19Bの映像で
あるものとする。このような場合は背景色を出すための
色データを優先順位の低いメモリ側から出力するように
し、優先順位の高いメモリからは近く位置する物のデー
タを読み出すように設定される。今、メモリ11Aが最
も優先順位が高く、順次メモリ11B〜11Dと優先順
位が低くなっているものとする。そして、メモリ11C
に青の色データを読み出すためのアドレスデータが与え
られているものとする。この状態では、他のメモリの出
力は零つまり透明を意味するデータが出力される。これ
によって、画像の走査ラインnI〜nxまでは、青の色デー
タが出力される。次に走査ラインn(x+1)以上にな
ると、山の映像位置に合わせて茶色のデータを読み出す
必要があるが、この場合は、メモリ11Bから茶色のデ
ータが読み出される。従って、優先度の高いメモリ11
Bの色データが選択される。つまり、各メモリ11A〜
11Dの色データの相当分野を示すと、第2図(b)に示
すようにメモリ11Aは透明、メモリ11Bは茶色の
山、メモリ11Cは青色の空、メモリ11Dは透明とい
うことになる。なお、この場合、メモリ11Dからどの
ようなデータが出力されても優先順位の高いメモリから
の出力で画面が満たされれば、メモリ11Dの出力は関
係ない。
トリーアドレスから出力された色データの優先順位につ
いて説明する。今、カラー映像が第2図(a)に示すよう
に、青い空19Aを背景にした茶色の山19Bの映像で
あるものとする。このような場合は背景色を出すための
色データを優先順位の低いメモリ側から出力するように
し、優先順位の高いメモリからは近く位置する物のデー
タを読み出すように設定される。今、メモリ11Aが最
も優先順位が高く、順次メモリ11B〜11Dと優先順
位が低くなっているものとする。そして、メモリ11C
に青の色データを読み出すためのアドレスデータが与え
られているものとする。この状態では、他のメモリの出
力は零つまり透明を意味するデータが出力される。これ
によって、画像の走査ラインnI〜nxまでは、青の色デー
タが出力される。次に走査ラインn(x+1)以上にな
ると、山の映像位置に合わせて茶色のデータを読み出す
必要があるが、この場合は、メモリ11Bから茶色のデ
ータが読み出される。従って、優先度の高いメモリ11
Bの色データが選択される。つまり、各メモリ11A〜
11Dの色データの相当分野を示すと、第2図(b)に示
すようにメモリ11Aは透明、メモリ11Bは茶色の
山、メモリ11Cは青色の空、メモリ11Dは透明とい
うことになる。なお、この場合、メモリ11Dからどの
ようなデータが出力されても優先順位の高いメモリから
の出力で画面が満たされれば、メモリ11Dの出力は関
係ない。
上記した従来のカラー表示制御回路によると、配線数、
部品点数が多くその簡素化が望まれている。また、画像
出力は、その性格上周波数がMHzオーダーであり高く、
スイッチなどの回路を通した後には必ずそのタイミング
を合わせる為のDタイプフリップフロップ回路を必要と
し、切換えるビット数が多いとそれに比例してフリップ
フロップ回路の数も増加しなければならないという問題
がある。
部品点数が多くその簡素化が望まれている。また、画像
出力は、その性格上周波数がMHzオーダーであり高く、
スイッチなどの回路を通した後には必ずそのタイミング
を合わせる為のDタイプフリップフロップ回路を必要と
し、切換えるビット数が多いとそれに比例してフリップ
フロップ回路の数も増加しなければならないという問題
がある。
この発明は上記の事情に鑑みてなされたもので、従来に
比べて配線及び部品数を大幅に削減し得るカラー表示制
御回路を提供することを目的とする。
比べて配線及び部品数を大幅に削減し得るカラー表示制
御回路を提供することを目的とする。
この発明では、複数の並列アドレスデータパスから入力
する色指定アドレスデータによって、特定の優先度の高
い色データを得るのに、複数の色データを複数のメモリ
から読み出して優先度を判定するのではなく、アドレス
データの段階で判定し、データバスの配線数、このバス
に設けられるラッチ回路のビット数、メモリ数を格段と
低減したものである。
する色指定アドレスデータによって、特定の優先度の高
い色データを得るのに、複数の色データを複数のメモリ
から読み出して優先度を判定するのではなく、アドレス
データの段階で判定し、データバスの配線数、このバス
に設けられるラッチ回路のビット数、メモリ数を格段と
低減したものである。
以下この発明の実施例を図面を参照して説明する。
第3図はこの発明の一実施例であり、アドレスバス17
A,17B,17C,17D、Dタイプフリップフロッ
プ回路16A,16B,16C,16D、アドレスデー
タ選択スイッチ12A,12B,12C,12D等の構
成は、第1図の回路と異なることはない。しかし本発明
の場合、アドレスデータ選択スイッチ12A〜12Dの
出力バス21A〜21Dは、それぞれ透明判定回路22
A〜22Dに接続されるとともに、アドレスデータセレ
クタ23に接続されている。ここで、透明判定回路22
A〜22Dは、入力アドレスデータの段階でトランスペ
アレント(透明度)の状態を判定し、その判定結果の信
号G1,G2,G3,G4をデコーダ24に与える。こ
こで、エントリアドレス“1000”を透明(“00…
00”)とすれば、透明判定回路22A〜22Dの“1
000”番地に“1”(透明)、それ以外の番地に
“0”(有色)を設定しておくことにより、エントリア
ドレスの段階で上記判定が行える。なお、メモリ26の
“1000”番地に“00…00”(透明)を設定して
おく必要がある。デコーダ24は、判定結果の信号G1
〜G4及び予め定められているフレームの表示優先順位
に基づいて、何れか1つのアドレスデータ選択スイッチ
からの出力をアドレスデータセレクタ23が選択するよ
うにこれを制御する。そして、このアドレスデータセレ
クタ23によって選択されたアドレスデータは、アドレ
ススイッチ回路25を通して、カラールックアップテー
ブルに色データを記憶しているメモリ26のアドレス指
定端子に与えられ、これに対応した色データが出力端子
(図示せず)に出力される。
A,17B,17C,17D、Dタイプフリップフロッ
プ回路16A,16B,16C,16D、アドレスデー
タ選択スイッチ12A,12B,12C,12D等の構
成は、第1図の回路と異なることはない。しかし本発明
の場合、アドレスデータ選択スイッチ12A〜12Dの
出力バス21A〜21Dは、それぞれ透明判定回路22
A〜22Dに接続されるとともに、アドレスデータセレ
クタ23に接続されている。ここで、透明判定回路22
A〜22Dは、入力アドレスデータの段階でトランスペ
アレント(透明度)の状態を判定し、その判定結果の信
号G1,G2,G3,G4をデコーダ24に与える。こ
こで、エントリアドレス“1000”を透明(“00…
00”)とすれば、透明判定回路22A〜22Dの“1
000”番地に“1”(透明)、それ以外の番地に
“0”(有色)を設定しておくことにより、エントリア
ドレスの段階で上記判定が行える。なお、メモリ26の
“1000”番地に“00…00”(透明)を設定して
おく必要がある。デコーダ24は、判定結果の信号G1
〜G4及び予め定められているフレームの表示優先順位
に基づいて、何れか1つのアドレスデータ選択スイッチ
からの出力をアドレスデータセレクタ23が選択するよ
うにこれを制御する。そして、このアドレスデータセレ
クタ23によって選択されたアドレスデータは、アドレ
ススイッチ回路25を通して、カラールックアップテー
ブルに色データを記憶しているメモリ26のアドレス指
定端子に与えられ、これに対応した色データが出力端子
(図示せず)に出力される。
以上は、メモリ26の読み出し処理に関係する回路を説
明したが、このメモリ26には、マイクロプロセッサか
ら色データを書き込むこと、即ちルックアップテーブル
のテーブル内容の変更も可能である。メモリ26の入力
データバス261はマイクロプロセッサに接続され、ま
た、モード切替ライン262からの切替信号S1によっ
て、書き込みモード、読み出しモードの何れにも切替え
ることができる。さらに、このときは、マイクロプロセ
ッサから、アドレスバス251、アドレススイッチ回路
25を介して書き込みアドレスが指定される。もちろ
ん、このアドレススイッチ回路25は、このときは、マ
イクロプロセッサからの切替信号S2によって、アドレ
スバス251側の信号を選択するように設定されてい
る。
明したが、このメモリ26には、マイクロプロセッサか
ら色データを書き込むこと、即ちルックアップテーブル
のテーブル内容の変更も可能である。メモリ26の入力
データバス261はマイクロプロセッサに接続され、ま
た、モード切替ライン262からの切替信号S1によっ
て、書き込みモード、読み出しモードの何れにも切替え
ることができる。さらに、このときは、マイクロプロセ
ッサから、アドレスバス251、アドレススイッチ回路
25を介して書き込みアドレスが指定される。もちろ
ん、このアドレススイッチ回路25は、このときは、マ
イクロプロセッサからの切替信号S2によって、アドレ
スバス251側の信号を選択するように設定されてい
る。
さらに、本実施例のシステムにおいては、透明判定回路
22A〜22Dは、ランダムアクセスメモリによって構
成されているため、その内容を、上記メモリ26の変更
に応じて変更することができる。透明判定回路22A〜
22Dも、切替ライン221を通じての切替信号S3に
よって、書き込みモード又は読み出しモードに切替える
ことができる。書き込みモードにあるときは、データバ
ス222を介して各透明判定回路22A〜22Dにマイ
クロプロセッサからの判定基準データが入力される。ま
た、このときは、透明判定回路22A〜22Dの書き込
みアドレスは、アドレスバスP、アドレスデータ選択ス
イッチ12A〜12Dを介してマイクロプロセッサから
のアドレス指定データが与えられる。
22A〜22Dは、ランダムアクセスメモリによって構
成されているため、その内容を、上記メモリ26の変更
に応じて変更することができる。透明判定回路22A〜
22Dも、切替ライン221を通じての切替信号S3に
よって、書き込みモード又は読み出しモードに切替える
ことができる。書き込みモードにあるときは、データバ
ス222を介して各透明判定回路22A〜22Dにマイ
クロプロセッサからの判定基準データが入力される。ま
た、このときは、透明判定回路22A〜22Dの書き込
みアドレスは、アドレスバスP、アドレスデータ選択ス
イッチ12A〜12Dを介してマイクロプロセッサから
のアドレス指定データが与えられる。
この発明は上記の実施例に限らず、デコーダ24の出力
で直接メモリ26のアドレスをアクセスしても良い。こ
の場合は、デコーダ24をランダムアクセスメモリにし
た方が融通性がある。
で直接メモリ26のアドレスをアクセスしても良い。こ
の場合は、デコーダ24をランダムアクセスメモリにし
た方が融通性がある。
この発明の一実施例は上記の如く構成されるもので、出
力しようとする色データの決定を、アドレスデータの段
階で行なっている。このため、従来の如くビット数の多
いデータバスを多数設ける必要がない。通常は、データ
バスに比べてアドレスバスのビット数が格段と少ない。
力しようとする色データの決定を、アドレスデータの段
階で行なっている。このため、従来の如くビット数の多
いデータバスを多数設ける必要がない。通常は、データ
バスに比べてアドレスバスのビット数が格段と少ない。
従来は、第1図で示したように、一旦カラーデータを各
フレームのメモリ11A〜11Dから読み出して優先度
を決定していたが、本発明では、4つのアドレスデータ
の段階で、それに対応するカラーデータの透明を判定す
るようにしている。従って、各フレームのカラールック
アップテーブルを共通化できる場合、色データのメモリ
26は、1個で良く、従来の如く4つのメモリ11A〜
11Dを設ける必要もなくなる。
フレームのメモリ11A〜11Dから読み出して優先度
を決定していたが、本発明では、4つのアドレスデータ
の段階で、それに対応するカラーデータの透明を判定す
るようにしている。従って、各フレームのカラールック
アップテーブルを共通化できる場合、色データのメモリ
26は、1個で良く、従来の如く4つのメモリ11A〜
11Dを設ける必要もなくなる。
通常この種のシステムにおいては、データの入出力のタ
イミングを正確なものとするため、第1図、第3図の破
線で示す位置にDタイプフリップフロップを利用したラ
ッチ回路が設けられる。以下このラッチ回路のビット数
を第1図の従来回路と第3図の本発明回路とで比較して
説明する。なおアドレスバスのビット数はn、データバ
スのビット数をmとして説明する。
イミングを正確なものとするため、第1図、第3図の破
線で示す位置にDタイプフリップフロップを利用したラ
ッチ回路が設けられる。以下このラッチ回路のビット数
を第1図の従来回路と第3図の本発明回路とで比較して
説明する。なおアドレスバスのビット数はn、データバ
スのビット数をmとして説明する。
従来の4フレーム構成の回路の場合、データバスに9
個、アドレスバスに4個、判定結果を示す信号ラインに
1個のラッチ回路が設けられるので、 (4n+9m+4)ビット のラッチ回路が必要となる。また、アドレスの配線箇所
は13、データバスの配線箇所は15、それに判定結果
の信号ライン、切替信号のライン等があるので、 (13n+15m+12)本 となる。これに対して本発明のものは、アドレスバスに
9個、データバスに1個、判定結果の信号ライン上に1
個のラッチ回路が設けられるので、 (9n+m+4)ビット のラッチ回路となる。また配線数は、アトレスバスが2
1箇所、データバスが3箇所、その他のライン数が13
であり、 (21n+3m+13)本 となる。従って本発明によれば (4n+9m+4)−(9n+m+4)=8m−5nビット の削減ができる。また配線数も (13n+15m+12)−(21n+3m+13)=12m−8n−1本の
削減が可能となる。上述のn=4,m=12の場合、そ
れぞれ76ビット、111本の削減になる。もちろん、
これに伴って、データセレクタ23のビット数も従来に
比べて格段と低減される。この効果はm/n比が大きくな
る程大きくなり、一般にはn<<mであるため、その効
果顕著である。
個、アドレスバスに4個、判定結果を示す信号ラインに
1個のラッチ回路が設けられるので、 (4n+9m+4)ビット のラッチ回路が必要となる。また、アドレスの配線箇所
は13、データバスの配線箇所は15、それに判定結果
の信号ライン、切替信号のライン等があるので、 (13n+15m+12)本 となる。これに対して本発明のものは、アドレスバスに
9個、データバスに1個、判定結果の信号ライン上に1
個のラッチ回路が設けられるので、 (9n+m+4)ビット のラッチ回路となる。また配線数は、アトレスバスが2
1箇所、データバスが3箇所、その他のライン数が13
であり、 (21n+3m+13)本 となる。従って本発明によれば (4n+9m+4)−(9n+m+4)=8m−5nビット の削減ができる。また配線数も (13n+15m+12)−(21n+3m+13)=12m−8n−1本の
削減が可能となる。上述のn=4,m=12の場合、そ
れぞれ76ビット、111本の削減になる。もちろん、
これに伴って、データセレクタ23のビット数も従来に
比べて格段と低減される。この効果はm/n比が大きくな
る程大きくなり、一般にはn<<mであるため、その効
果顕著である。
第1図は従来のカラー表示制御回路を示す回路図、第2
図は第1図の回路の動作説明図、第3図はこの発明の一
実施例を示す回路図である。 12A〜12D…アドレスデータ選択スイッチ、22A
〜22D…透明判定回路、24…デコーダ、23…アド
レスデータセレクタ、25…アドレススイッチ回路、2
6…メモリ。
図は第1図の回路の動作説明図、第3図はこの発明の一
実施例を示す回路図である。 12A〜12D…アドレスデータ選択スイッチ、22A
〜22D…透明判定回路、24…デコーダ、23…アド
レスデータセレクタ、25…アドレススイッチ回路、2
6…メモリ。
Claims (1)
- 【請求項1】複数フレームから読出されるエントリーア
ドレスを色データメモリに供給して色データに変換する
とともに、該複数フレームのいずれか一つに対応する色
データを出力手段に出力するカラー表示制御回路におい
て、 複数色の色データを格納した1つの色データメモリと、 前記複数フレームから読出されるエントリーアドが夫々
入力され、これらのエントリーアドレスによって該エン
トリーアドレスに対応する色データが透明か否かを判定
する複数の透明判定手段と、 この複数の透明判定手段からの判定出力と前記複数フレ
ームに与えられた所定の表示優先順位に従って、該複数
フレームのいずれか一つを選択するための選択信号を出
力するデコード手段と、 このデコード手段から出力される選択信号に従って、選
択されたフレームに対応するエントリーアドレスを導出
して前記色データメモリのアドレス入力端に与える選択
手段とを具備したことを特徴とするカラー表示制御回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59062734A JPH0664440B2 (ja) | 1984-03-30 | 1984-03-30 | カラー表示制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59062734A JPH0664440B2 (ja) | 1984-03-30 | 1984-03-30 | カラー表示制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60205582A JPS60205582A (ja) | 1985-10-17 |
JPH0664440B2 true JPH0664440B2 (ja) | 1994-08-22 |
Family
ID=13208897
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59062734A Expired - Lifetime JPH0664440B2 (ja) | 1984-03-30 | 1984-03-30 | カラー表示制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0664440B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2193069B (en) * | 1986-07-17 | 1990-08-29 | Toshiba Kk | Image frame composing circuit utilizing color look-up table |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5895787A (ja) * | 1981-12-03 | 1983-06-07 | 富士通株式会社 | 画像表示装置 |
JPS59229595A (ja) * | 1983-06-13 | 1984-12-24 | ソニー株式会社 | 表示駆動回路 |
-
1984
- 1984-03-30 JP JP59062734A patent/JPH0664440B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS60205582A (ja) | 1985-10-17 |
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