JP3028616B2

JP3028616B2 - 色画像処理装置

Info

Publication number: JP3028616B2
Application number: JP3004086A
Authority: JP
Inventors: 真福田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1991-01-18
Filing date: 1991-01-18
Publication date: 2000-04-04
Anticipated expiration: 2015-04-04
Also published as: JPH04243492A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、色画像情報を色画像展
開メモリに高速に展開する色画像処理装置に関する。

【０００２】近年、コンピュータ等が出力する文書等の
カラー化の要請に伴い、多色印刷が可能なカラー印刷装
置が開発され、実用化されるに至っている。

【０００３】このようなカラー印刷装置は、モノクロの
印刷装置とは異なり、色画像を取扱うための画像展開プ
レーン（メモリ）を取扱う色に対応した数だけ有してお
り、色指定に応じて該複数の画像展開プレーン上に各色
毎の画像情報を展開するようになっている。

【０００４】したがって、画像情報の展開処理に要する
時間が増大して印刷速度が低下するので、高速に色画像
を展開することのできる色画像処理装置が望まれてい
た。

【０００５】

【従来の技術】図９は、従来のカラー印刷装置に適用さ
れる色画像処理装置の構成を示すブロック図である。な
お、以下においては、説明を簡単にするために、黒と赤
の２色で構成される画像を生成する場合について説明す
る。

【０００６】ここで、色画像の展開処理とは、黒の画像
成分を黒画像展開プレーンへ、赤の画像成分を赤画像展
開プレーンへそれぞれ展開する処理である。この色画像
展開処理で各プレーンに展開さた情報を印字部に送るこ
とによりカラー印刷が行なわれるようになっている。

【０００７】図９において、100は画像展開部としての
例えばマイクロプロセッサ等で構成されるプロセッサで
あり、101は色画像展開メモリである。色画像展開メモ1
01は黒画像展開プレーン102と赤画像展開プレーン103と
により構成されている。マイクロプロセッサ100と色画
像展開メモリ101との間は、アドレスバス104、データバ
ス105及び制御信号線106で接続されている。制御信号10
6は、色画像展開メモリ101に対するリード又はライトを
指定する信号である。ここで、データバス105は、ｎビ
ット幅を有するものとする。

【０００８】一般的に、プロセッサ100とｎビット幅の
データバス105で接続される画像展開メモリ101は、ｎビ
ットを１アクセス単位としている場合が多い。

【０００９】このような構成において、色画像展開メモ
リ101上にカラー画像を生成する場合の動作について説
明する。カラー画像を生成する場合、希望する色に該当
するプレーンに画像情報を書き込むわけであるが、既に
目的画素が他色にて定義されている場合は、該当色用プ
レーンの同一画素情報を消し込む操作が必要となる。こ
の操作を怠ると、最終的に媒体へ印刷した際に混色とい
う状態が生じる。

【００１０】この色画像展開メモリ101 の操作の様子
（プレーン状態の変化）を、黒画素と赤画素の組合せを
例にとって図８に示す。

【００１１】また、目的色の画像をメモリ上に展開する
（メモリへデータを書き込む）場合には、常にメモリ上
に既存のデータを意識し、展開先アドレスの既存データ
を一旦プロセッサで読み込み、書き込むデータとの間で
演算を施し、再びメモリへ書き込むという一連の処理で
希望した色側の画像成分が生成され、次に、他色のメモ
リの消込み作業を行う。この処理を図８の展開ケースの
うちの第７行目の場合を例にとり、図１０に処理のフロ
ーチャートを示す。

【００１２】即ち、プロセッサ100は、先ず赤画像展開
プレーン103の７行目のデータを読み込んで内部のレジ
スタＲ１にセットする（ステップＳ２１）。次いで、レ
ジスタＲ１の内容と値「ＦＦ００_H」との論理和（記号
「∨」で示す）をとり、結果を再びレジスタＲ１に格納
する（ステップＳ２２）。ここで、添字の「_H」は１６
進数であることを示している。そして、レジスタＲ１に
得られた値を再び赤画像展開プレーン103の７行目に記
憶する。これにより、赤画像展開プレーン103の７行目
の上位８ビットは赤色がアクティブ画素となり、下位８
ビットは元の状態（ビット８〜１５がインアクティブ画
素）が維持される。

【００１３】次いで、黒画像展開プレーン102の７行目
のデータを読み込んで内部のレジスタＲ１にセットする
（ステップＳ２４）。次いで、レジスタＲ１の内容と値
「ＦＦ００_H」を反転した値、つまり「００ＦＦ_H」と
の論理積（記号「∧」で示す）をとり、結果を再びレジ
スタＲ１に格納する（ステップＳ２５）。そして、レジ
スタＲ１に得られた値を再び黒画像展開プレーン102の
７行目に記憶する。これにより、黒画像展開プレーン10
2の７行目の上位８ビットは黒色がインアクティブ画素
となり、下位８ビットは元の状態（ビット８〜１３がア
クティブ画素、ビット１４及び１５がインアクティブ画
素）が維持される。したがって、消し込みが行なわれた
黒画素は◎印で示したビット２〜７である。

【００１４】以上の処理を施した色画像プレーン101 を
印字部に送出することにより、上位８画素は赤、続く６
画素は黒、最後の２画素は色無し（用紙の色）といった
印刷が行なわれる。

【００１５】上記図１０に示した処理は、１６画素分の
データを展開するだけの処理であり、実際の画像展開処
理は、この一連の処理を複数回行うため、画像全体を生
成する場合に実行されるプログラムステップ数は膨大と
なり、高速処理を実現することが難しかった。

【００１６】

【発明が解決しようとする課題】この発明は、上記事情
に鑑みてなされたもので、高速に色画像展開処理を行な
うことにより高速にカラー印刷を行なうことのできる色
画像処理装置を提供することを目的とする。

【００１７】

【課題を解決するための手段】本発明の色画像処理装置
は、図１に原理的に示すように、各色に応じた色画像の
有効情報または無効情報を画素毎に記憶する複数のプレ
ーンからなる色画像記憶手段１０と、色画像記憶手段１
０に記憶させる色画像の有効情報または無効情報の色画
像情報を出力する処理手段と１１、処理手段１１から出
力された色画像情報に基づき、色画像記憶手段１０に色
画像を情報を記憶させる対象となる画素を指定するビッ
ト選択信号生成手段１２と、処理手段１１から出力され
た色画像情報の中からビット選択信号生成手段１２にて
指定された画素に対して色画像情報に該当するプレーン
の色画像記憶手段手段１０に有効情報を記憶させるとと
もに、色画像情報に該当しないプレーンの色画像記憶手
段１０に無効情報を記憶させる選択手段１３とを備える
ことを特徴とする。また、選択手段１３は、処理手段１
１から出力された色画像情報に基づき、当該色画像情報
に該当するプレーンの色画像記憶手段１０に当該色画像
情報の有効情報を記憶させるとともに、当該色画像情報
に該当しないプレーンの色画像記憶手段１０に当該色画
像情報の有効情報を反転させた無効情報を記憶させるこ
とを特徴とする。また、処理手段は１１、複数の画素か
らなるブロック単位に色画像情報を出力することを特徴
とする。

【００１８】

【作用】本発明は、色画像記憶手段の記憶内容を変更す
るに際し、操作対象となる画素を指定し、指定した画素
のみを処理手段１１が出力する色画像情報に応じて有効
情報または無効情報を記憶させ、指定された画素以外の
画素は従前の状態を維持するようにしたものである。こ
れにより、色画像記憶手段１０の内容を変更するに際
し、この色画像記憶手段１０から一旦すべての情報を読
み出す必要がなく、高速に画像展開処理が可能となる。

【００１９】

【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。なお、以下の実施例では、１６ビット
のデータバスを有する装置を想定している。

【００２０】第１の実施例は、ワードバウンダリを有す
る色画像展開メモリへのビット単位書き込み制御機能を
有する色画像処理装置の例である。

【００２１】色画像を展開する色画像展開メモリは、１
画素１色に対し１ビットの情報が与えられている。色画
像展開メモリは、１アドレスに１６ビットの幅を持ち、
各ビットが各画素情報に対応している。色画像展開メモ
リに対する特定画素の指示は、該当ビット（画素）が含
まれる「メモリアドレス」と１６ビットの中のいずれの
ビットであるかを指示する「ビット選択信号」１６本を
用いて行う。

【００２２】色画像展開メモリに格納する画素情報は、
１６ビット幅のデータバスで与えられる。よって、先の
ビット選択信号との組合せにより、１回のメモリアクセ
スで最大１６ビットを操作することが可能である。

【００２３】１ワード内に格納される各ビットをビット
単位に操作する場合に考えられるケースとしては、正
論理の論理和をとるために、データバス内の「１」のビ
ットのみをメモリに書き込む。

【００２４】特定ビットの消込みを行うため、データ
バス内の「０」のビットのみを書き込む。が考えられ
る。この両ケースをハードウェアで実現するためには、
データバスに出力されたデータから先のビット選択信号
を生成しメモリに印加すればよいことが解る。また、ビ
ット選択信号がとる場合として、全ビットが選択される
状態がありうる。

【００２５】このような機能を実現するハードウエア構
成及びその動作につき、以下に詳細に説明する。

【００２６】図２は、本発明の第１の実施例の構成を示
すブロック図である。図において、１０は色画像記憶手
段としての色画像展開メモリであり、１１は処理手段と
してのプロセッサであり、例えばマイクロプロセッサ等
で構成されるものである。上記色画像展開メモリ１１は
黒画像展開プレーン２１と赤画像展開プレーン２２とに
より構成されている。

【００２７】１２はビット選択信号生成手段であり、ビ
ット選択信号生成論理設定レジスタ２３とビット選択信
号生成回路２４とにより構成されている。

【００２８】ビット選択信号生成論理設定レジスタ２３
は、２ビットのレジスタであり、ビット選択信号生成回
路２４で生成すべきビット選択信号ＢＳの生成モードを
指定するものである。即ち、ビット選択信号生成論理設
定レジスタ２３は、ビット選択信号モードＳＧ１と書き
込み対象ビット論理選択ＳＧ２という２ビットを記憶
し、その出力はビット選択信号生成回路２４に供給され
る。これらのビットＳＧ１及びＳＧ２はそれぞれ下記の
ように定義されている。

【００２９】ビット選択信号モードＳＧ１０：特定ビット書き込みモード１：全ビット書き込みモード書き込み対象ビット論理選択ＳＧ２０：データバス上に「０」が出力されているビット１：データバス上に「１」が出力されているビットこれらの詳細については、以下に述べる。

【００３０】ビット選択信号生成回路２４は、ビット選
択信号生成論理設定レジスタ２３のセット内容にしたが
って、１６ビットのビット選択信号ＢＳを生成するもの
である。このビット選択信号ＢＳの各ビットは下記のよ
うに定義されている。

【００３１】０：書き込み対象外ビット１：書き込み対象ビット図３は、このビット選択信号生成回路２４の一実施例を
示すものである。即ち、ビット選択信号生成回路２４は
マルチプレクサ（４入力１出力）３０とインバータ３１
とにより構成されており、マルチプレクサ３０の「Ａ／
Ｂ」入力端子には上記ビット選択信号モードＳＧ１が供
給され、「１／２」入力端子には上記書き込み対象ビッ
ト論理選択ＳＧ２が供給されるようになっている。この
ビット選択信号生成回路２４は、次のように動作する。

【００３２】「ＳＧ１，ＳＧ２＝００」のときは、イン
バータ３１の出力が選択され、データバス上に「０」が
出力されているビットが書き込み対象ビット「１」とし
て出力され、データバス上に「１」が出力されているビ
ットが書き込み対象外ビット「０」として出力される。

【００３３】「ＳＧ１，ＳＧ２＝０１」のときは、デー
タバス２７の出力がそのまま選択され、データバス２７
上に「１」が出力されているビットが書き込み対象ビッ
ト「１」として出力され、データバス上に「０」が出力
されているビットが書き込み対象外ビット「０」として
出力される。

【００３４】「ＳＧ１，ＳＧ２＝１＊」（「＊」は
「０」又は「１」の何れでも良い）のときは、データバ
ス２７の出力値や書き込み対象ビット論理選択ＳＧ２に
かかわらず、＋５Ｖから抵抗Ｒを介して供給される信
号、つまり全て「１」の信号が選択され、これが書き込
み対象ビット「１」として出力される。

【００３５】図２において、２５はアドレスデコーダで
あり、アドレスバス上のデータをデコードして黒画像展
開プレーン選択信号ＳＧ３及び赤画像展開プレーン選択
信号ＳＧ４を生成するものである。例えば、色画像展開
メモリ１０が１６ビットのアドレスでアクセスされ、図
７（ｂ）に示すように黒画像データと赤画像データとの
領域が割当られているものとすると、アドレスデコーダ
２５は、同図（ａ）に示すように構成される。即ち、ア
ドレスの上位２ビット「Ａ１５，Ａ１４＝００」であれ
ば黒画像展開プレーン選択信号ＳＧ３がアクティブにな
り、アドレスの上位２ビット「Ａ１５，Ａ１４＝０１」
であれば赤画像展開プレーン選択信号ＳＧ４がアクティ
ブになる。これら、黒画像展開プレーン選択信号ＳＧ３
及び赤画像展開プレーン選択信号ＳＧ４は、それぞれ、
黒画像展開プレーン２１及び赤画像展開プレーン２２に
供給される。

【００３６】２６はアドレスバスであり、プロセッサ１
１から色画像展開メモリ１０の黒画像展開プレーン２１
及び赤画像展開プレーン２２、及び上記アドレスデコー
ダ２５に供給されるようになっている。

【００３７】２７は例えば１６ビットのデータバスであ
り、プロセッサ１１、色画像展開メモリ１０（黒画像展
開プレーン２１及び赤画像展開プレーン２２）、及びビ
ット選択信号生成手段１２（ビット選択信号生成論理設
定レジスタ２３及びビット選択信号生成回路２４）との
間でデータの送受を行なうものである。

【００３８】なお、ＳＧ５は書き込み信号であり、プロ
セッサ１１が色画像展開メモリ１０（黒画像展開プレー
ン２１及び赤画像展開プレーン２２）に供給するもので
ある。この書き込み信号ＳＧ５はＬレベルで有意の信号
とする。

【００３９】図４は、色画像展開メモリ１０の１つのプ
レーンの構成を示すものである。

【００４０】図において、４０はメモリチップでありビ
ット０〜１５用の１６個で構成される。各メモリチップ
は、アドレス入力端子ＡＤＲ、ライトイネーブル端子Ｗ
Ｅ、データ出力端子ＤＯ、データ入力端子ＤＩ、及びチ
ップイネーブル端子ＣＥを有した構成となっている。

【００４１】アドレス入力端子ＡＤＲには、プロセッサ
１１からアドレスバス２６を介してアクセスアドレスが
供給される。データ入力端子ＤＩには、プロセッサ１１
からデータバス２７を介して書き込みデータが供給され
る。データ出力端子ＤＯからは、メモリチップに記憶さ
れたデータがトライステートバッファ４３を介してデー
タバス２７に出力され、プロセッサ１１に供給される。
チップイネーブル端子ＣＥにはアドレスデコーダ２５か
らプレーン選択信号（黒画像展開プレーン選択信号ＳＧ
３又は赤画像展開プレーン選択信号ＳＧ４）が供給さ
れ、これによりメモリチップ４０のリード／ライトが可
能になる。ライトイネーブル端子ＷＥには、ＡＮＤゲー
ト１３の出力信号が供給される。

【００４２】上記トライステートバッファ４３は、書込
信号ＳＧ５がＬレベル（有意）であるときにハイインピ
ーダンス状態になってメモリチップ４０のデータ出力端
子ＤＯとデータバス２７との間を遮断し、書込信号ＳＧ
５がＨレベルであるときに導通状態になってメモリチッ
プ４０のデータ出力端子ＤＯから出力されるデータをデ
ータバス２７を介してプロセッサ１１に供給するもので
ある。

【００４３】上記ＡＮＤゲート１３は、ビット選択信号
ＢＳと書込信号ＳＧ５をインバータ４１で反転した信号
との論理積をとって出力するものである。したがって、
ビット選択信号ＢＳにより、書込対象ビットとして
「１」が供給されたメモリチップのみが、書込信号ＳＧ
５がＬレベルになった時にデータバス２７のデータを記
憶するようになっている。

【００４４】次に、上記構成において図５のフローチャ
ートを参照しながら色画像展開メモリ１０上にカラー画
像を生成する場合の動作を説明する。なお、従来例で説
明したと同様に、図８の展開ケースのうちの第７行目の
場合を例にとって説明する。

【００４５】即ち、プロセッサ１１は、先ずビット選択
信号生成論理設定レジスタ２３に、ビット選択信号モー
ドＳＧ１＝０、書き込み対象ビット論理選択ＳＧ２＝１
を設定する（ステップＳ１１）。この際、赤画像展開プ
レーン選択信号ＳＧ４がイネーブルにされ、赤画像展開
プレーン２２が選択されているものとする。

【００４６】これにより、上記ＳＧ１、ＳＧ２はビット
選択信号生成回路２４に供給され、マルチプレクサ３０
によりデータバス２７の出力が選択されてそのまま出力
される。したがって、データバス２７上に「１」が出力
されているビットが書き込み対象ビット「１」として出
力され、データバス上に「０」が出力されているビット
が書き込み対象外ビット「０」として出力される状態に
なる。

【００４７】かかる状態で、値「ＦＦ００_H」を赤画像
展開プレーン２２の７行目に書き込む指示をする（ステ
ップＳ１２）。これにより、ビット選択信号ＢＳとして
「ＦＦ００_H」が赤画像展開プレーン２２に供給される
と同時に、データバス２７にも「ＦＦ００_H」が流され
る。したがって、メモリチップ４０の上位８個のライト
イネーブル端子ＷＥがイネーブルにされ、データ「１」
が書き込まれる。この際、下位８個のメモリチップの内
容は不変である。以上で赤画像展開プレーン２２に対す
る処理は終了する。

【００４８】次いで、プロセッサ１１は、ビット選択信
号生成論理設定レジスタ２３に、ビット選択信号モード
ＳＧ１＝０、書き込み対象ビット論理選択ＳＧ２＝０を
設定する（ステップＳ１３）。この際、黒画像展開プレ
ーン選択信号ＳＧ３がイネーブルにされ、赤画像展開プ
レーン２１が選択されているものとする。

【００４９】これにより、上記ＳＧ１、ＳＧ２はビット
選択信号生成回路２４に供給され、マルチプレクサ３０
によりデータバス２７の出力をインバータ３１で反転し
た値が選択されて出力される。したがって、データバス
２７上に「０」が出力されているビットが書き込み対象
ビット「１」として出力され、データバス上に「１」が
出力されているビットが書き込み対象外ビット「０」と
して出力される状態になる。

【００５０】かかる状態で、値「ＦＦ００_H」を反転し
た値「００ＦＦ_H」を黒画像展開プレーン２１の７行目
に書き込む指示をする（ステップＳ１４）。これによ
り、ビット選択信号ＢＳとして「ＦＦ００_H」が黒画像
展開プレーン２１に供給されると同時に、データバス２
７には「００ＦＦ_H」が流される。したがって、メモリ
チップ４０の上位８個のライトイネーブル端子ＷＥがイ
ネーブルにされ、データ「０」が書き込まれ、消し込み
が行なわれる。この際、下位８個のメモリチップの内容
は不変である。以上で黒画像展開プレーン２１に対する
処理は終了する。

【００５１】以上により７行目の処理を終了する。これ
により、図８に示すように、黒画像展開プレーン２１の
７行目の上位８ビットは黒色がインアクティブ画素とな
り、下位８ビットは元の状態（ビット８〜１３がアクテ
ィブ画素、ビット１４及び１５がインアクティブ画素）
が維持される。したがって、消し込みが行なわれた黒画
素は◎印で示したビット２〜７である。

【００５２】以上の処理を施した色画像プレーン１０を
印字部に送出することにより、上位８画素は赤、続く６
画素は黒、最後の２画素は色無し（用紙の色）といった
印刷が行なわれる。

【００５３】この実施例によれば、図１０に示したフロ
ーチャートと比較して明らかなように、高速に色画像処
理を実現できるものとなっている。

【００５４】次に、第２の実施例について説明する。上
記第１の実施例により画像展開処理の高速化が図れる
が、第２の実施例は、さらなる高速化を実現するため
に、同一画素アドレスの他色（排他色）画像展開プレー
ンのデータを自動的に消去する機能を有するように構成
した色画像処理装置の例である。

【００５５】複数の色で構成されている画像の生成処理
において、ある色の画像成分を生成（展開）した際に同
一画素の排他的情報を消し込む処理が色の混色を避ける
為に必須であることは、先述の通りである。つまり、画
像成分の書き込み（明に展開する色の成分）と排他的情
報の消込みとは常に同時実行される処理である。そこで
本実施例は、明に展開する色の成分を書き込む処理で同
時に排他色の同一画素情報をハードウェアーで自動的に
消込む機能を色画像展開メモリ自身に持たせたものであ
る。このような機能を実現するハードウエア構成及びそ
の動作につき、以下に詳細に説明する。

【００５６】本実施例の構成は、図２に示した構成と略
同様であり、相違点は、アドレスデコーダ２５から出力
される黒画像展開プレーン選択信号ＳＧ３、及び赤画像
展開プレーン選択信号ＳＧ４の双方が、それぞれ黒画像
展開プレーン２１及び赤画像展開プレーン２２に供給さ
れる点、及び色画像展開メモリ１０の各画像展開プレー
ンの構成が異なっている点である。

【００５７】この実施例においても、色画像展開メモリ
１０は１６ビットのアドレスでアクセスされ、図７
（ｂ）に示すように黒画像データと赤画像データとの領
域が割当られているものとし、アドレスデコーダ２５
は、同図（ａ）に示すように構成されているものとす
る。

【００５８】図６は、色画像展開メモリ１０の１つのプ
レーンの構成を示すものである。

【００５９】先に図４に示した構成と異なる部分につい
てのみ説明する。図において、５０はメモリチップ４０
に対応して設けられたＡＮＤゲートである。このＡＮＤ
ゲート５０には、データバス２７の出力及びＮＡＮＤゲ
ート１４の出力が入力され、論理積がとられてメモリチ
ップ４０のデータ入力端子ＤＩに供給されるようになっ
ている。

【００６０】５１はＯＲゲートであり、自色プレーン選
択信号及び他色プレーン選択信号との論理和をとってメ
モリチップ４０のチップイネーブル端子ＣＥに供給する
ものである。ここで、自色プレーン選択信号とは、当該
色画像展開プレーンが黒画像展開プレーン２１であれば
ＳＧ３であり、赤画像展開プレーン２２であればＳＧ４
である。同様に、他色プレーン選択信号とは、当該色画
像展開プレーンが黒画像展開プレーン２１であればＳＧ
４であり、赤画像展開プレーン２２であればＳＧ３であ
る。

【００６１】このＯＲゲート５１の出力信号により、ア
ドレスデコーダ２５から黒画像展開プレーン選択信号Ｓ
Ｇ３又は赤画像展開プレーン選択信号ＳＧ４の何れかが
出力されると、メモリチップ４０はイネーブルにされ、
メモリチップ４０の読出／書込が可能になる。

【００６２】１４はＮＡＮＤゲートであり、自色プレー
ン選択信号を反転した信号及び他色プレーン選択信号と
の論理積をとり、さらに反転した信号をＡＮＤゲート５
０に供給するものである。

【００６３】これにより、ＮＡＮＤゲート１４の出力
は、自画像展開プレーンが選択されておらず、且つ他画
像展開プレーンが選択されている時にＬレベルになり、
ＡＮＤゲート５０によりデータバス２７からメモリチッ
プ４０にデータが供給されるのを阻止する。このこと
は、上記条件が成立したときにメモリチップ４０には
「０」が供給されることを意味する。

【００６４】次に、上記構成において図７（ｃ）のフロ
ーチャートを参照しながら色画像展開メモリ１０上にカ
ラー画像を生成する場合の動作を説明する。なお、従来
例で説明したと同様に、図８の展開ケースのうちの第７
行目の場合を例にとって説明する。

【００６５】即ち、プロセッサ１１は、先ずビット選択
信号生成論理設定レジスタ２３に、ビット選択信号モー
ドＳＧ１＝０、書き込み対象ビット論理選択ＳＧ２＝１
を設定する（ステップＳ３１）。この際、赤画像展開プ
レーン選択信号ＳＧ４がイネーブルにされ、赤画像展開
プレーン２２が選択されているものとする。

【００６６】これにより、上記ＳＧ１、ＳＧ２はビット
選択信号生成回路２４に供給され、マルチプレクサ３０
によりデータバス２７の出力が選択されてそのまま出力
される。したがって、データバス２７上に「１」が出力
されているビットが書き込み対象ビット「１」として出
力され、データバス上に「０」が出力されているビット
が書き込み対象外ビット「０」として出力される状態に
なる。

【００６７】また、赤画像展開プレーン２２のＯＲゲー
ト５１の出力はＨレベルとなりメモリチップ４０がチッ
プイネーブル状態にされるとともに、ＮＡＮＤゲート１
４の出力がＨレベルにされる。したがって、ＡＮＤゲー
ト５０はデータバス２７のデータを通過させ得る状態に
なる。

【００６８】かかる状態で、値「ＦＦ００_H」を赤画像
展開プレーン２２の７行目に書き込む指示をする（ステ
ップＳ３２）。これにより、ビット選択信号ＢＳとして
「ＦＦ００_H」が赤画像展開プレーン２２に供給される
と同時に、データバス２７にも「ＦＦ００_H」が流され
る。メモリチップ４０の上位８個のライトイネーブル端
子ＷＥがイネーブルにされ、データ「１」が書き込まれ
る。この際、下位８個のメモリチップの内容は不変であ
る。以上で赤画像展開プレーン２２に対する処理は終了
する。

【００６９】一方、黒画像展開プレーン２１のＯＲゲー
ト５１の出力はＨレベルとなりメモリチップ４０がチッ
プイネーブル状態にされるとともに、ＮＡＮＤゲート１
４の出力がＬレベルにされる。したがって、ＡＮＤゲー
ト５０はデータバス２７のデータを阻止し、「０」をメ
モリチップ４０のデータ入力端子ＤＩに供給する。

【００７０】かかる状態で、値「ＦＦ００_H」を赤画像
展開プレーン２２の７行目に書き込む指示（ステップＳ
３２）がなされると、ビット選択信号ＢＳとして「ＦＦ
００_H」が黒画像展開プレーン２１に供給されると同時
に、データバス２７にも「ＦＦ００_H」が流され、メモ
リチップ４０の上位８個のライトイネーブル端子ＷＥが
イネーブルにされる。しかしながら、メモリチップ４０
に供給されるＡＮＤゲート５０が出力するデータは
「０」であるので、上位８個のメモリチップにはデータ
「０」が書き込まれる。即ち、データの消し込みが行な
われることになる。この際、下位８個のメモリチップの
内容は不変である。

【００７１】以上の黒画像展開プレーン２１の消し込み
動作と赤画像展開プレーン２２のデータの書込動作は同
時に行なわれるので、処理は図７（ｃ）に示した２ステ
ップで終了する。これにより、明に展開する色の画像要
素を書き込む処理のみで排他色の消込み処理が完了する
ため、飛躍的に処理全体が高速化される。

【００７２】なお、上記実施例では、１６ビットのデー
タパスを有する色画像処理装置について説明したが、こ
れに限定されるものでなく任意の幅のデータパスを有す
るように構成できることは勿論であり、この場合も、上
記実施例と同様の作用・効果を奏する。

【００７３】

【発明の効果】以上、詳述したように、この発明によれ
ば、高速に色画像展開処理を行なうことにより高速にカ
ラー印刷を行なうことのできる色画像処理装置を提供す
ることができる。

【図面の簡単な説明】

【図１】本発明の原理説明図である。

【図２】本発明の第１の実施例及び第２の実施例に共通
な構成を示すブロック図である。

【図３】図２に示したビット選択信号生成回路の具体的
な構成を示す回路図である。

【図４】図２に示した色画像展開メモリの、第１の実施
例の色画像展開プレーンの構成を示す回路図である。

【図５】第１の実施例の動作を示すフローチャート図で
ある。

【図６】図２に示した色画像展開メモリの、第２の実施
例の色画像展開プレーンの構成を示す回路図である。

【図７】第２の実施例の動作を説明するための図であ
る。

【図８】本発明及び従来の色画像処理装置における色画
像展開プレーンの状態変化を説明するための図である。

【図９】従来の色画像処理装置の構成を示すブロック図
である。

【図１０】従来の色画像処理装置の動作を説明するため
のフローチャート図である。

【符号の説明】１０色画像記憶手段（色画像展開メモリ）１１処理手段（プロセッサ）１２ビット選択信号生成手段（ビット選択信号生成回
路）１３選択手段（ＡＮＤゲート）１４判断手段（ＮＡＮＤゲート）

Claims

(57)【特許請求の範囲】

【請求項１】各色に応じた色画像の有効情報または無
効情報を画素毎に記憶する複数のプレーンからなる色画
像記憶手段と、前記色画像記憶手段に記憶させる色画像の有効情報また
は無効情報の色画像情報を出力する処理手段と、前記処理手段から出力された色画像情報に基づき、前記
色画像記憶手段に色画像を情報を記憶させる対象となる
画素を指定するビット選択信号生成手段と、前記処理手段から出力された色画像情報の中から前記ビ
ット選択信号生成手段にて指定された画素に対して前記
色画像情報に該当するプレーンの色画像記憶手段手段に
有効情報を記憶させるとともに、前記色画像情報に該当
しないプレーンの色画像記憶手段に無効情報を記憶させ
る選択手段とを備えることを特徴とする色画像処理装
置。
【請求項２】前記選択手段は、前記処理手段から出力
された色画像情報に基づき、当該色画像情報に該当する
プレーンの色画像記憶手段に当該色画像情報の有効情報
を記憶させるとともに、当該色画像情報に該当しないプ
レーンの色画像記憶手段に当該色画像情報の有効情報を
反転させた無効情報を記憶させることを特徴とする請求
項１記載の色画像処理装置。
【請求項３】前記処理手段は、複数の画素からなるブ
ロック単位に色画像情報を出力することを特徴とする請
求項１記載の色画像処理装置。