JPS62229347A - 記憶回路アクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記憶回路に係り、特に多数のデータを同時に記
憶する記憶回路をアクセスする記憶回路アクセス装置に
関する。

〔発明の概要〕

入出力回路等の記ｔα回路にデータを格納する場合、必
要とした複数ビットのデータを同時に記憶回路に格納し
ないと、システムの動作として不具合が生じることがあ
る。

本発明はｉｔの記憶手段に格納すべきデータの一部を第
２の記憶手段に格納し、その後に加わるデータと第２の
記憶手段で記憶するデータとを同時に第１の記憶手段に
格納するものである。これににって、多数ピッ１−より
成るデータも同時に第１の記憶手段に格納することが可
能となる。

〔従来技術〕

マイクロプロセッサの発展によって、各種の装＝がこの
プロセッサで制御される様になった。

たとえば、表示装置においては、表示すべきデータを記
１．αするビデオＲＡＭとその表示すべきデータの属性
を記１．αするアトリビュートマイクｌコプロセッサの
パスラインに接続されている。そしてマイクロプロセッ
サによって発生する表示データをビデオＲＡＭやアトリ
ビュー）−　Ｒ　ＡＭに格納することによって、これら
ＲＡＭに格納したデータが表示制御装置で読出されると
ともにＣＲＴ等で表示される構成となっている。また、
制御装置においては、制御すべき信号を記憶するレジス
タをマイクロプロセッサのパスラインに同様にｉｆ続し
、このレジスタを介してコントロールすべき装置に対し
制御データを出力している。

〔発明が解決しようとした問題点〕 マイクロブロセ・ノサはアドレスバスとデータバスとを
有し、一度に出力・や入力すべきデータはデータバスの
ビア１・数によって制限される。

たとえば、表示装置の場合には、表示データが多大であ
るため、画像データを記１４αするビデオＲＡＭとその
画像データの属性を記ｔｑするアトリビュー１−　Ｒ　
Ａ　Ｍとを別々に設けている。そして、表示すべきデー
タをビデオＲＡＭやアトリビュートＲＡＭに格納して表
示している。当然表示の時にはビデオＲへＭとアトリビ
ュー１−　Ｒ　Ａ　Ｍの内容が対応して順次読出され、
たとえばパラレル・シリアル変換されてＣＲＴ等に表示
される。

前述したビデオＲＡＭのデータとアトリビュー）ＲＡＭ
のデータは１対１で対応するものであるが、マイクロプ
ロセッサによって書込まれる時には同時ではない。すな
わち、ビデオＲＡＭにデータを書込んだ後、アトリビュ
ートデータを発生してアトリビュート 等によって表示するために、順次それらのデータを表示
するために読出す速度は速く、逆にプロセッサ等によっ
てビデオＲＡＭやアトリビュートＲＡＭに書込む速度は
遅い。このため、一時的にビデオＲＡＭの一部のデータ
とアＩ・リビュー１−　Ｒ　ＡＭの一部のデータとが対
応しない場合がるある。

たとえば、ビデオＲＡＭにデータを書込んでからそれに
対応するアトリビューＩ・データをアトリビュート この様に対応しないデータが存在すると、表示画面にヂ
ラッキや不鮮明な点が発生する。これをｆ１４決するた
め、ア１ーリビュートデータと画像データとを同時に害
（様にすることも考えられるが、データバスのビット数
の制限によって同時に書込むことができないのが一般的
である。

一方、データバスのビット数以上のデータを入出力する
ときには、複数のアドレス上に入出力回路のレジスタ等
を割当てて、順次制御データをレジスタに格納する様に
している。

前述した回路において、１回のレジスタの書込みではデ
ータが足りない場合には複数回に分けてデータを書込ん
でいる。このため、必要としたデータを同時に書込まな
くてはならない装置に使用することはできなかった。こ
れを解決する方法として、出力レジスタの出力段にさら
にレジスタ等を設け、出力レジスタに全てのデータを格
納した後、出力段に接続したレジスタに格納信号を加え
、同時に外部装置に出力する様にしたものがある。

しかしながら、この方法は付加する回路や接続が多くな
ってしまうという問題を有していた。

本発明は上記従来の欠点に鑑み、複数のデータを同時に
メモリやレジスタに書込むことを可能とした記憶回路ア
クセス装置を提供することを目的とした。

〔問題点を解決するための手段〕

第１図は本発明の機能ブロック図である。１は第１の記
憶手段、２は前記第１の記憶手段に格納すべきデータの
一部Ｄ１を記憶する第２の記憶手段、３は第１の記憶手
段１に格納すべき残りのデータＤ２と、第２の記憶手段
２のデータＤ＋とを取込み信号を発生する等して同時に
第１の記憶手段１に格納せしめる制御手段である。

〔作　　　用〕

制御下段３により例えば、入力データＤ１を第２の記憶
手段２に取込む取込み信号が出力され、この信号によっ
て第２の記１，α手段２は入力データＤ１を取込む。そ
して、入力データＤ２と第２の記憶手段２より加わるデ
ータＤＩを第１の記憶手段に取込む取込み信号等を制御
手段３は出力する。

この信号によって第１の記憶手段１は複数のデータを同
時に取込む。

〔実　　施　　例〕

以下、図面を用いて本発明の詳細な説明する。

第２図は本発明の第１の実施例の回路構成図である。プ
ロセンサ４はアドレスバスＡＢＵＳ　１とデータバスＤ
Ｉ３ＵＳ　１を有している。このアドレスバスＡＢＵＳ
Ｉにはアドレスデコーダ５が接続され、データバスＤ［
３ＵＳ　１にはレジスタ６とＩ１０レジスク７が接続さ
れている。またレジスタ６の出力はＩ１０レジスク７に
接続されている。

尚、図示しないがアドレスバスΔＢＵＳ　１、データバ
スＤＩ３ＵＳ　１にはプログラムの格納されているメモ
リや他の入出力回路等が接続されている。

プロセッサ４は図示しないメモリ等に格納されているプ
ログラムを実行する。そしてそのプログラム中でＩ１０
レジスタ７に接続されている装置（図示せず）にデータ
を出力する時には先ずレジスタ６にデータの一部を格納
する。この時にはプロセッサ４よりレジスタ６に割当ら
れたアドレス信号がアドレスバス八［３ＵＳ１に出力さ
れるので、このアドレス信号をアドレスデコーダ５がデ
コードして、レジスタ６に対しデータ取込み信号を出力
する。そして、データバスＤＢＵＳ　１にプロセンサ４
より出力されるデータをこの取込み信号に同期してレジ
スタ６は取込む。これにより出力すべきデータの一部が
レジスタ６に格納されるので、次にはプロセ、すは残り
のデータをＩ１０レジスタ７に格納すべき制御を行う。

すなわち、格納すべき残りのデータをデータバスＤ［３
ＵＳ１に出力すると同時に、Ｉ１０レジスタ７に割当て
られたアドレス値をアドレスバスＡｌ３ＵＳ１に出力す
る。

このアドレス値が出力されることによってアドレスデコ
ーダ５はそれをデコードして、取込み信号をＩ１０レジ
スタ７に出力する。Ｉ／○レジスタ７の入力部にはデー
タバスＤＢＵＳ　１とレジスタ６の出力が加わっている
ので、アドレスデコーダ５より出力される取込み信号に
よってＩ１０レジスタ７はデータバスＤＢＵＳ　１より
加わるデータとレジスタ６より出力されるデータとを同
時に取込む。そして、図示しない回路に出力する。Ｉ１
０レジスクは１回の取込み信号で前述した２個（レジス
タ６の出力とデータバスＤＩ３ＵＳＩのデータ）のデー
タを同様に取込むので、その出力は同時に変化する。た
とえば、レジスタ６が１６ビソト、データバスＤＢＵＳ
　１が１６ビツトより成る場合には最大３２ビットのデ
ータを同時に出力することができる。前述した本発明の
第１の実施例においてはレジスタ６を１個設けているの
で、同時に出力できるデータの数はデータバスＤＢＵＳ
１を構成するビット数の２倍までであるが、レジスタ６
の数を増加させることにデータバスのビット数の３倍や
それ以上のデータを同時にＩ１０レジスタ７より出力す
ることができる。

また、Ｉ１０レジスタ７より出力すべきデータの一部が
ほとんど変化しない様な場合（ただし時々変化させる時
には他のデータと同期して変化させる）には、レジスタ
６にはほとんど変化しないデータを記憶させ、データバ
スＤＢＵＳ　１を介して変化するデータをＩ１０レジス
タ７に格納する１回の動作で多数のデータを出力するこ
とができる。

第３図は本発明の第２の実施例の回路構成図でありビデ
オ信号を表示する回路の構成図である。

プロセッサ８はアドレスバスＡＢＵＳ２とデータバスＤ
ＢＵＳ２に接続している。そしてデータバスＤ［３ＵＳ
２はバンファ９を介してデータバスＤｎＵｓ３、さらに
データバッファ１０を介してデータバスＤＩ３ＵＳＡに
接続している。ビデオｒ２ＡＭｌｌはアドレスバスＡｌ
３ＵＳ２とデータバスＤＩ３ＵＳ３に接続している。ア
トリビュート１２はアドレスバス八ＢＵＳ２とデータバ
スＤＢＵＳ４に接続している。また、記憶装置１３はデ
ータバスＤＩ３ＵＳ２とデータバスＤＩ３　ＵＳ　４に
接続している。

ＣＲＴ表示装置１４に対し、データを表示する時には、
先ずプロセ・７す８はデータバスＤＢＵＳ２に後述する
表示データに対するアトリビュートデータを出力する。

プロセッサ８からは記↑、α装置コントロール回路１５
に制御信号が加わっており、この制御信号の制御データ
によって記憶装置コントロール回路１５はデータ取込み
信号ＤＩＮを記１、α装置１３に出力する。この信号Ｄ
ＩＨによって記憶袋′１１１３はデータバスＤＢＵＳ２
に加わっているデータ（アトリビュートデ−タ 一方、このデータの格納制御を行なった後には、プロセ
ッサ８は、データバスＤＢＵＳ２に表示データを出力す
るとともに、アドレスバスＡＢＵＳ２にそのデータを格
納すべきアドレス値すなわちビデオＲＡＭＩＩ内の目的
のアドレス値を出力する。図示しないが、プロセッサ８
からビデオＲＡＭｌｌにデータを格納する時には、バッ
ファ９はデータバスＤＩ３ＵＳ２に加わっているデータ
をデータバ′スＤＩ３ＵＳ３に出力する。

前述したアドレス値と表示データとがプロセッサ８から
出力された時には、記憶装置１３で記憶したデータを出
力すべき制御信号がプロセッサ８より記憶装置コントロ
ール回路１５に出力される。

これによって、記憶装置コントロール回路１５は出力制
御信号ＤＯＵを記（、α装置１３に出力する。

この信号ＤＯＵで記す、０装＝１３はデータバスＤＩ３
ＵＳ４にデータを出力する。尚、この時にはバッファ１
０はデータバスＤＩ３ＵＳ３とデータバスＤ１３ＵＳ　
４とを切りはなした状態となっている。この状態におい
てプロセッサ回路８から記憶装置コントロール回路１５
に両データ（表示データ、ア］・リビュー１−データ）
格納命令の制御信号が加わると、記憶装置コントロール
回路１５は、アトリビュートＲＡＭ１２、ビデオＲＡＭ
１１に対し格納信号ＫＣＬを出力する。これによって、
ビデオＲＡＭＩＩとアトリビュートＲＡＭ１２にはアド
レスバスＡＩ３ＵＳ２で指示される位置にそれぞれのデ
ータを同時に格納する。アトリビュー１−　Ｒ　ＡＭ１
２に格納されるデータはあらかじめ記憶装置１３に格納
されたデータである。よって、それぞれ対応する表示デ
ータとアトリビュートデータがビデオＲへＭｌｌとアト
リビュー１−ＲＡＭ１２に同時に格納される。

前述した動作は、ＣＲＴ表示装置に表示するためビデオ
ＲへＭ１１、アトリビュートＲＡＭ１２への各１−夕の
格納動作である。これらのデータは表示するために、図
示しない回路によってアクセスされ、それぞれデータバ
スＤＩ３　ＵＳ　３、ＤＩ３ＵＳ４を介してビットシフ
ト回路１Ｇに取込まれる。ビットシフト回路１６は複数
ドツトで加わる表示データをシリアルに変換し、ＣＲ７
表示装置１４に出力する回路である。この時、表示デー
タの表示状態を指示するのがアトリビュートデータであ
る。たとえば各ドツトのブリンク（点滅）等はこのアト
リビュートデータで制御される。

第４図は前述した本発明の第２の実施例の動作をまとめ
た夕・［ングヂャートである。記ｉ，α装置コントロー
ル回路１５より出力されるデータ取込み信１１−ＤＩＮ
の立上りでデータバスＤＩ３ＵＳ２のデータＤ１を記１
，α装置１３は取込む。そして次に７１゛レスバスＡＢ
ＵＳ２にアドレス値Ａ１なる値が出力されるとともにデ
ータバスＤＩ３ＵＳ　２上のデータ値Ｄ２をビデオｒ２
ＡＭ１１は格納信号の立上りで取込む。この時、アドレ
ス値Ａ１が出力された直後に記）、α装置コントロール
回路１５からは出力制御信号ＤＯＵが記憶装置１３に加
えられているのでパスラインＤＩ３ＵＳ　４には先に取
込んだデータＤＩが出力される。このデータも前述の格
納信号ＫＣＬの立上りで取込まれる。この格納信号ＫＣ
Ｌの立上りでＤｉ，Ｄ２が同時に取込まれる。

従来回路では、アトリビュートデータを書込んだ時にビ
ットシフト回路がそのデータを読取ったならば、それと
対をなす表示データはその前のデータであり、￥！Ｆ換
えられていないので、その時間にＣＲＴ画面にチラッキ
が生ずる。尚ビデオデータを先に書く場合もあるが、こ
の時には、古いアトリビュートデータ しかしその間のビデオデータは新しいものであるので、
同様にＣＲＴ画面にチラッキが生ずる。しかしながら、
本発明の実施例においては、アトリビュー１−データを
一時的に記憶袋＝１３に記↑、αし、そのアトリビュー
トデータ わるビデオデータとを同時にそれぞれアトリビュートデ
ータＭ１２とビデオＲＡＭ１１に格納しているので、常
にビデオデータとアトリビュートデ−タ１回路に加わる
データも常に対をなしたデータとなり、ＣＲＴ表示装ｒ
１１１４で表示される時に画面のチラッキ等が生じるこ
とはない。

以上、本発明の各実施例を説明したが、本発明は、表示
するためのビデオデータと７トリビユートデータ 時に記１．２回路に記憶させる場合にも応用可能である
。

〔発明の効果〕

以上述べた様に本発明は一時記憶回路を設は複数のデー
タの一部をこの一時記憶回路に記憶させて、複数のデー
タをレジスフやメモリ等へ格納するものであり、本発明
によれば、複数のデータを同時に格納する記憶回路アク
セス装置が可能となる。

【図面の簡単な説明】

第１図は本発明の機能ブロック図、 第２図は本発明の第１の実施例の回路構成図、第３図は
本発明の第２の実施例の回路構成図、第４図は本発明の
実施例のクイミグヂャ−１・、１・・・第１の記憶手段
、 ２・・・第２の記憶手段、 ３・・・制御手段。 特許出願人　　カシオ計算機株式会社 水子’％ｅ月の様万硅フ゛口、、７７召８ｉｌｌ　　図 ホ涜領月の躬１　ｒ＝　＊’力力性ワク＋１回陸傳威゛
図１１２図

Claims (1)

1. 【特許請求の範囲】 １）第１の記憶手段と、 この第１の記憶手段に格納すべきデータの一部を記憶す
   る第２の記憶手段と、 前記第１の記憶手段に格納すべき残りのデータと前記第
   ２の記憶手段で記憶するデータとを同時に前記第１の記
   憶手段に格納する制御手段とを有することを特徴とした
   記憶回路アクセス装置。 ２）前記第１の記憶手段と前記第２の記憶手段はプロセ
   ッサ回路のデータバスに接続されることを特徴とした特
   許請求の範囲第１項記載の記憶回路アクセス装置。 ３）前記第１の記憶手段は、表示装置で表示する画像デ
   ータと該画像データの属性データを記憶することを特徴
   とした特許請求の範囲第１項記載の記憶回路アクセス装
   置。 ４）前記第１の記憶手段の出力は入出力装置に接続され
   ることを特徴とした特許請求の範囲第１項記載の記憶回
   路アクセス装置。