JPS6356550B2 - - Google Patents
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- JPS6356550B2 JPS6356550B2 JP17541481A JP17541481A JPS6356550B2 JP S6356550 B2 JPS6356550 B2 JP S6356550B2 JP 17541481 A JP17541481 A JP 17541481A JP 17541481 A JP17541481 A JP 17541481A JP S6356550 B2 JPS6356550 B2 JP S6356550B2
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- circuits
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- 230000015654 memory Effects 0.000 claims description 31
- 230000005764 inhibitory process Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 4
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
Landscapes
- Digital Computer Display Output (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は文字、図形等を表示するデイスプレイ
装置の改良に関する。
装置の改良に関する。
(2) 従来技術
従来装置は、第１図に示すように計算機または
データ入力機器（例えばキーボード）からの表示
情報をインタフエイス２を介してリフレツシユメ
モリ３Ａ，３Ｂに記憶させた後、タイミング制御
回路４の読出しタイミングによりその表示情報を
読出してラツチ回路５Ａ，５Ｂにラツチし、その
後ラツチ回路５Ａ，５Ｂのラツチデータを文字発
生回路６Ａ，６Ｂで文字等のビデオ信号に変換し
た後、タイミング制御回路４からの同期信号７で
ドライバ８を駆動し前記ビデオ信号を表示部９で
表示する構成である。
データ入力機器（例えばキーボード）からの表示
情報をインタフエイス２を介してリフレツシユメ
モリ３Ａ，３Ｂに記憶させた後、タイミング制御
回路４の読出しタイミングによりその表示情報を
読出してラツチ回路５Ａ，５Ｂにラツチし、その
後ラツチ回路５Ａ，５Ｂのラツチデータを文字発
生回路６Ａ，６Ｂで文字等のビデオ信号に変換し
た後、タイミング制御回路４からの同期信号７で
ドライバ８を駆動し前記ビデオ信号を表示部９で
表示する構成である。
ところで、以上のような装置において表示部９
に文字等を重ね合せ表示する場合、計算機または
データ入力機器１より表示すべき２つの情報をそ
れぞれ対応するリフレツシユメモリ３Ａ，３Ｂに
記憶させた後、タイミング制御回路４の読出しタ
イミング等に基づいて２つの表示情報を同時に読
出して表示部９に重ね合せて表示するものであ
る。一方、重ね合せ表示とせずに優先表示とする
場合、予めリフレツシユメモリ３Ａ，３Ｂの出力
側に論理回路を設け、リフレツシユメモリ３Ａ，
３Ｂの一方の表示情報を同論理回路とタイミング
制御回路４の制御信号とを用いて禁止し、非禁止
状態にある情報のみ優先して表示部９に表示して
いた。
に文字等を重ね合せ表示する場合、計算機または
データ入力機器１より表示すべき２つの情報をそ
れぞれ対応するリフレツシユメモリ３Ａ，３Ｂに
記憶させた後、タイミング制御回路４の読出しタ
イミング等に基づいて２つの表示情報を同時に読
出して表示部９に重ね合せて表示するものであ
る。一方、重ね合せ表示とせずに優先表示とする
場合、予めリフレツシユメモリ３Ａ，３Ｂの出力
側に論理回路を設け、リフレツシユメモリ３Ａ，
３Ｂの一方の表示情報を同論理回路とタイミング
制御回路４の制御信号とを用いて禁止し、非禁止
状態にある情報のみ優先して表示部９に表示して
いた。
(3) 従来技術の問題点
ところで、上記装置にあつては、ハード的に何
れか一方の表示機能に固定されてしまうので、同
一の表示部９を使用して上記両表示機能を使い分
けて表示することができない不具合があり、また
同一の表示部９に両表示機能を選択して表示する
要求を満たすには単純に両表示機能を付けたせば
よいが、それでは装置の構成およびタイミング制
御等の複雑さは否めず、また実装上不利となる欠
点がある。
れか一方の表示機能に固定されてしまうので、同
一の表示部９を使用して上記両表示機能を使い分
けて表示することができない不具合があり、また
同一の表示部９に両表示機能を選択して表示する
要求を満たすには単純に両表示機能を付けたせば
よいが、それでは装置の構成およびタイミング制
御等の複雑さは否めず、また実装上不利となる欠
点がある。
(4) 発明の目的
本発明は上記欠点を除去するためになされたも
ので、同一回路構成を使用して重ね合せ表示およ
び優先表示等を選択的に行なえるデイスプレイ装
置を提供することを目的とする。
ので、同一回路構成を使用して重ね合せ表示およ
び優先表示等を選択的に行なえるデイスプレイ装
置を提供することを目的とする。
(5) 発明の構成
本発明は、各リフレツシユメモリに画素メモリ
部および許可・禁止用ビツトメモリ部を設け、表
示情報とともに許可・禁止用ビツト情報を各リフ
レツシユメモリに記憶させ、各リフレツシユメモ
リから読出された許可・禁止用ビツト情報に基づ
いて複数の文字発生回路の出力を許可、一方禁
止、両方禁止とし、同一の表示部を使用して重ね
合せ表示、優先表示、無表示を行なうことによ
り、上記目的を達成するものである。
部および許可・禁止用ビツトメモリ部を設け、表
示情報とともに許可・禁止用ビツト情報を各リフ
レツシユメモリに記憶させ、各リフレツシユメモ
リから読出された許可・禁止用ビツト情報に基づ
いて複数の文字発生回路の出力を許可、一方禁
止、両方禁止とし、同一の表示部を使用して重ね
合せ表示、優先表示、無表示を行なうことによ
り、上記目的を達成するものである。
(6) 発明の実施例
第２図は本発明装置の一実施例を示す構成図で
ある。同図において１１は計算機またはデータ入
力機器（以下、計算機等と指称する）であつて、
この計算機等１１から出力した情報はインタフエ
イス１２を介してリフレツシユメモリ１３Ａ，１
３Ｂに記憶される。この各リフレツシユメモリ１
３Ａ，１３Ｂは一画素ごとの表示情報を格納する
多数の画素メモリ部とこれらの画素メモリ部ごと
に有する許可・禁止用ビツトメモリ部とを有し、
タイミング制御回路１４の読出しタイミングで各
リフレツシユメモリ１３Ａ，１３Ｂの対応する画
素メモリ部および許可・禁止用ビツトメモリ部か
ら表示情報および許可・禁止用ビツト情報を出力
するようになつている。１５Ａ，１５Ｃはラツチ
回路、１６Ａ，１６Ｂは文字発生回路、１７Ａ，
１７Ｂは許可・禁止用回路である。即ち、これら
の許可・禁止用回路１７Ａ，１７Ｂは、それぞれ
２つの入力端を有し、その一方の入力端にはラツ
チ回路１５Ａ，１５Ｂでラツチした表示情報およ
び許可・禁止用ビツト情報のうち後者の許可また
は禁止用のビツトが直接入力され、他方の入力端
には表示情報を文字発生回路１６Ａ，１６Ｂで文
字等に変換した信号が入力される。従つて、許
可・禁止用回路１７Ａ，１７Ｂはラツチ回路１５
Ｂ，１５Ａからの許可用ビツトまたは禁止用ビツ
トに基づいて文字発生回路１６Ａ，１６Ｂからの
変換情報を許可出力したり、或いは禁止したりす
る。１８Ａ，１８Ｂはシフトレジスタであつて、
タイミング制御回路１４のクロツクによつてシフ
トされてその記憶情報を出力する。図中１９は
ORゲート、２０はドライバ、２１は表示部であ
る。
ある。同図において１１は計算機またはデータ入
力機器（以下、計算機等と指称する）であつて、
この計算機等１１から出力した情報はインタフエ
イス１２を介してリフレツシユメモリ１３Ａ，１
３Ｂに記憶される。この各リフレツシユメモリ１
３Ａ，１３Ｂは一画素ごとの表示情報を格納する
多数の画素メモリ部とこれらの画素メモリ部ごと
に有する許可・禁止用ビツトメモリ部とを有し、
タイミング制御回路１４の読出しタイミングで各
リフレツシユメモリ１３Ａ，１３Ｂの対応する画
素メモリ部および許可・禁止用ビツトメモリ部か
ら表示情報および許可・禁止用ビツト情報を出力
するようになつている。１５Ａ，１５Ｃはラツチ
回路、１６Ａ，１６Ｂは文字発生回路、１７Ａ，
１７Ｂは許可・禁止用回路である。即ち、これら
の許可・禁止用回路１７Ａ，１７Ｂは、それぞれ
２つの入力端を有し、その一方の入力端にはラツ
チ回路１５Ａ，１５Ｂでラツチした表示情報およ
び許可・禁止用ビツト情報のうち後者の許可また
は禁止用のビツトが直接入力され、他方の入力端
には表示情報を文字発生回路１６Ａ，１６Ｂで文
字等に変換した信号が入力される。従つて、許
可・禁止用回路１７Ａ，１７Ｂはラツチ回路１５
Ｂ，１５Ａからの許可用ビツトまたは禁止用ビツ
トに基づいて文字発生回路１６Ａ，１６Ｂからの
変換情報を許可出力したり、或いは禁止したりす
る。１８Ａ，１８Ｂはシフトレジスタであつて、
タイミング制御回路１４のクロツクによつてシフ
トされてその記憶情報を出力する。図中１９は
ORゲート、２０はドライバ、２１は表示部であ
る。
次に、第３図はタイミング制御回路１４の構成
を示す図であつて、これは水平方向のドツトタイ
ミング１４１を生成するクロツク信号発生器１４
２と、ドツトタイミング１４１をもとにして１文
字の水平方向および文字間隔を決める信号を出力
する分周カウンタ１４３と、１ラスタ上の文字位
置を水平同期信号１４４を得る文字位置カウンタ
１４５と、文字を構成する垂直方向および行間隔
を決めるビツト信号１４６を出力するラスタカウ
ンタ１４７と、画面上の行位置を決める垂直同期
信号１４８を作成する行位置カウンタ１４９とを
備えている。
を示す図であつて、これは水平方向のドツトタイ
ミング１４１を生成するクロツク信号発生器１４
２と、ドツトタイミング１４１をもとにして１文
字の水平方向および文字間隔を決める信号を出力
する分周カウンタ１４３と、１ラスタ上の文字位
置を水平同期信号１４４を得る文字位置カウンタ
１４５と、文字を構成する垂直方向および行間隔
を決めるビツト信号１４６を出力するラスタカウ
ンタ１４７と、画面上の行位置を決める垂直同期
信号１４８を作成する行位置カウンタ１４９とを
備えている。
次に、以上のように構成された装置の作用を説
明する。先ず、計算機等１１より各画素の表示情
報に許可・禁止用ビツト情報を付加して入力する
と、これらの情報はインタフエイス１２を介して
各リフレツシユメモリ１３Ａ，１３Ｂの画素メモ
リ部および許可・禁止用ビツトメモリ部に記憶さ
れる。第３図ａおよび同図ｂはリフレツシユメモ
リ１３Ａおよび１３Ｂの記憶内容を示している。
このようにして各リフレツシユメモリ１３Ａ，１
３Ｂに記憶された情報はタイミング制御回路１４
の水平同期信号１４４および垂直同期信号１４６
によつて読出してラツチ回路１５Ａ，１５Ｂにラ
ツチする。これらのラツチ回路１５Ａ，１５Ｂは
各リフレツシユメモリ１３Ａ，１３Ｂの情報をラ
ツチするが、そのラツチ情報のうち許可・禁止用
ビツト情報を互いに反対側の許可・禁止用回路１
７Ｂ，１７Ａに供給する。一方、ラツチ情報のう
ち各画素の表示情報はタイミング制御回路１４の
ビツト信号に基づいて文字発生回路１６Ａ，１６
Ｂに入力する。そして、この文字発生回路１６
Ａ，１６Ｂで表示情報を文字等の信号に変換した
後、後接の許可・禁止用回路１７Ａ，１７Ｂに供
給する。
明する。先ず、計算機等１１より各画素の表示情
報に許可・禁止用ビツト情報を付加して入力する
と、これらの情報はインタフエイス１２を介して
各リフレツシユメモリ１３Ａ，１３Ｂの画素メモ
リ部および許可・禁止用ビツトメモリ部に記憶さ
れる。第３図ａおよび同図ｂはリフレツシユメモ
リ１３Ａおよび１３Ｂの記憶内容を示している。
このようにして各リフレツシユメモリ１３Ａ，１
３Ｂに記憶された情報はタイミング制御回路１４
の水平同期信号１４４および垂直同期信号１４６
によつて読出してラツチ回路１５Ａ，１５Ｂにラ
ツチする。これらのラツチ回路１５Ａ，１５Ｂは
各リフレツシユメモリ１３Ａ，１３Ｂの情報をラ
ツチするが、そのラツチ情報のうち許可・禁止用
ビツト情報を互いに反対側の許可・禁止用回路１
７Ｂ，１７Ａに供給する。一方、ラツチ情報のう
ち各画素の表示情報はタイミング制御回路１４の
ビツト信号に基づいて文字発生回路１６Ａ，１６
Ｂに入力する。そして、この文字発生回路１６
Ａ，１６Ｂで表示情報を文字等の信号に変換した
後、後接の許可・禁止用回路１７Ａ，１７Ｂに供
給する。
而して、今、タイミング制御回路１４の読出し
タイミングに基づいて各リフレツシユメモリ１３
Ａ，１３Ｂの対応する画素メモリ部から第４図
ａ，ｂに示す表示情報“Ａ”，“Ｅ”を読出したと
すると、このときこれらの表示情報“Ａ”，“Ｅ”
にそれぞれ許可用ビツト情報“０”が付されてい
るので、ラツチ回路１５Ａ，１５Ｂから互いに反
対側の許可・禁止用回路１７Ｂ，１７Ａにそれぞ
れ許可の信号が入力される。従つて、各文字発生
回路１６Ａ，１６Ｂで変換した文字等の信号は許
可・禁止用回路１７Ａ，１７Ｂおよびシフトレジ
スタ１８Ａ，１８Ｂを介してORゲート１９で重
ね合さつて表示部２１で表示される。第５図はそ
の表示部２１の表示状態を示している。
タイミングに基づいて各リフレツシユメモリ１３
Ａ，１３Ｂの対応する画素メモリ部から第４図
ａ，ｂに示す表示情報“Ａ”，“Ｅ”を読出したと
すると、このときこれらの表示情報“Ａ”，“Ｅ”
にそれぞれ許可用ビツト情報“０”が付されてい
るので、ラツチ回路１５Ａ，１５Ｂから互いに反
対側の許可・禁止用回路１７Ｂ，１７Ａにそれぞ
れ許可の信号が入力される。従つて、各文字発生
回路１６Ａ，１６Ｂで変換した文字等の信号は許
可・禁止用回路１７Ａ，１７Ｂおよびシフトレジ
スタ１８Ａ，１８Ｂを介してORゲート１９で重
ね合さつて表示部２１で表示される。第５図はそ
の表示部２１の表示状態を示している。
次に、各リフレツシユメモリ１３Ａ，１３Ｂに
記憶されている表示情報“Ｂ”，“Ｆ”を読出した
とすると、この表示情報“Ｂ”に許可用ビツト情
報“０”、表示情報“Ｆ”に禁止用ビツト情報
“１”が付されているので、ラツチ回路１５Ａを
介して許可・禁止用回路１７Ｂが許可され、一
方、許可・禁止用回路１７Ａはラツチ回路１５Ｂ
によつて禁止される。このため、文字発生回路１
６Ｂの出力のみが表示部２１に“Ｆ”として表示
される。２つの表示情報の何れにも禁止用ビツト
情報“１”が付されている場合には両方の許可・
禁止用回路１７Ａ，１７Ｂがビツト情報で禁止さ
れるため表示部２１は無表示状態となる。このよ
うに本装置は表示情報に付される許可・禁止用ビ
ツト情報を互いに反対側の許可・禁止用回路１７
Ａ，１７Ｂに入力し、そのビツト情報に基づいて
文字等の情報を許可したり、禁止したりするの
で、同一回路構成により容易に重ね合せ表示、優
先表示および無表示を選択的に行なうことができ
る。
記憶されている表示情報“Ｂ”，“Ｆ”を読出した
とすると、この表示情報“Ｂ”に許可用ビツト情
報“０”、表示情報“Ｆ”に禁止用ビツト情報
“１”が付されているので、ラツチ回路１５Ａを
介して許可・禁止用回路１７Ｂが許可され、一
方、許可・禁止用回路１７Ａはラツチ回路１５Ｂ
によつて禁止される。このため、文字発生回路１
６Ｂの出力のみが表示部２１に“Ｆ”として表示
される。２つの表示情報の何れにも禁止用ビツト
情報“１”が付されている場合には両方の許可・
禁止用回路１７Ａ，１７Ｂがビツト情報で禁止さ
れるため表示部２１は無表示状態となる。このよ
うに本装置は表示情報に付される許可・禁止用ビ
ツト情報を互いに反対側の許可・禁止用回路１７
Ａ，１７Ｂに入力し、そのビツト情報に基づいて
文字等の情報を許可したり、禁止したりするの
で、同一回路構成により容易に重ね合せ表示、優
先表示および無表示を選択的に行なうことができ
る。
(7) 発明の変形例
上記実施例では、２つのリフレツシユメモリ１
３Ａ，１３Ｂおよび文字発生回路１６Ａ，１６Ｂ
の場合について説明したが、２つ以上のリフレツ
シユメモリ等を備えそれらの表示情報を重ね合せ
表示したり、優先表示したりすることができる。
但し、この場合には２種類以上の内容をもつ許
可・禁止用ビツト情報を必要とする。その他、本
発明はその要旨を逸脱しない範囲で種々変形して
実施できる。
３Ａ，１３Ｂおよび文字発生回路１６Ａ，１６Ｂ
の場合について説明したが、２つ以上のリフレツ
シユメモリ等を備えそれらの表示情報を重ね合せ
表示したり、優先表示したりすることができる。
但し、この場合には２種類以上の内容をもつ許
可・禁止用ビツト情報を必要とする。その他、本
発明はその要旨を逸脱しない範囲で種々変形して
実施できる。
(8) 発明の効果
本発明は以上のように構成したので、回路構成
を変更することなく同一の表示部で選択的に重ね
合せ表示、優先表示および無表示をすることがで
きる。また、一画素の表示情報ごとに許可・禁止
用ビツト情報を付しそのビツト情報で表示制御す
るようにしたので、回路構成およびタイミング制
御の簡素化を図れるデイスプレイ装置を提供でき
る。
を変更することなく同一の表示部で選択的に重ね
合せ表示、優先表示および無表示をすることがで
きる。また、一画素の表示情報ごとに許可・禁止
用ビツト情報を付しそのビツト情報で表示制御す
るようにしたので、回路構成およびタイミング制
御の簡素化を図れるデイスプレイ装置を提供でき
る。
第１図は従来装置の概略構成図、第２図は本発
明に係るデイスプレイ装置の一実施例を示す構成
図、第３図は第２図のタイミング制御回路の一具
体例を示す構成図、第４図ａ，ｂはリフレツシユ
メモリのメモリ内容を示す図、第５図は表示部の
表示状態を示す図である。 １３Ａ，１３Ｂ……リフレツシユメモリ、１４
……タイミング制御回路、１５Ａ，１５Ｂ……ラ
ツチ回路、１６Ａ，１６Ｂ……文字発生回路、１
７Ａ，１７Ｂ……許可・禁止用回路、１８Ａ，１
８Ｂ……シフトレジスタ、１９……ORゲート、
２０……ドライバ、２１……表示部。
明に係るデイスプレイ装置の一実施例を示す構成
図、第３図は第２図のタイミング制御回路の一具
体例を示す構成図、第４図ａ，ｂはリフレツシユ
メモリのメモリ内容を示す図、第５図は表示部の
表示状態を示す図である。 １３Ａ，１３Ｂ……リフレツシユメモリ、１４
……タイミング制御回路、１５Ａ，１５Ｂ……ラ
ツチ回路、１６Ａ，１６Ｂ……文字発生回路、１
７Ａ，１７Ｂ……許可・禁止用回路、１８Ａ，１
８Ｂ……シフトレジスタ、１９……ORゲート、
２０……ドライバ、２１……表示部。
Claims (1)
- １ 複数のリフレツシユメモリに一画素の表示情
報ごとに許可または禁止ビツト情報を付して記憶
させる手段と、この複数のリフレツシユメモリか
ら読出された表示情報を文字等の信号に変換して
出力する複数の文字発生回路と、これらの文字発
生回路の出力側に設けられた許可・禁止用回路
と、前記複数のリフレツシユメモリから読出され
た許可または禁止ビツトを互いに反対側の許可・
禁止用回路に与えて前記文字発生回路の出力を許
可または禁止する手段とを備え、前記複数の許
可・禁止用回路の出力を用いて１つの表示部で重
ね合せ表示、優先表示および無表示を行なうよう
にしたことを特徴とするデイスプレイ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17541481A JPS5876880A (ja) | 1981-10-31 | 1981-10-31 | デイスプレイ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17541481A JPS5876880A (ja) | 1981-10-31 | 1981-10-31 | デイスプレイ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5876880A JPS5876880A (ja) | 1983-05-10 |
| JPS6356550B2 true JPS6356550B2 (ja) | 1988-11-08 |
Family
ID=15995675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17541481A Granted JPS5876880A (ja) | 1981-10-31 | 1981-10-31 | デイスプレイ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5876880A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS638788A (ja) * | 1986-06-30 | 1988-01-14 | 株式会社ピーエフユー | デイスプレイ表示制御方式 |
| JPH0830945B2 (ja) * | 1987-02-20 | 1996-03-27 | 松下電器産業株式会社 | ビツトマツプ表示装置 |
-
1981
- 1981-10-31 JP JP17541481A patent/JPS5876880A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5876880A (ja) | 1983-05-10 |
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