JP2575064B2 - ハードコピーインタフェース回路 - Google Patents

ハードコピーインタフェース回路

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JP2575064B2
JP2575064B2 JP2060088A JP6008890A JP2575064B2 JP 2575064 B2 JP2575064 B2 JP 2575064B2 JP 2060088 A JP2060088 A JP 2060088A JP 6008890 A JP6008890 A JP 6008890A JP 2575064 B2 JP2575064 B2 JP 2575064B2
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Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、ビットマップ対応のカラー画像表示に用い
る、表示中のスチル画面のハードコピーをとるための、
プリンタ制御系との間に設けるハードコピーインタフェ
ース回路に関する。
(従来の技術) 表示中のスリル画面または動画面の任意の瞬間の画像
データをプリンタ等の出力装置にコピーする、画像処理
におけるハードコピーは、一般にスチル画面を表示系に
VRAMを設けて表示するが、従来は、そのVRAMの内容をプ
リンタ制御系の速度に合せて読み出し、プリンタに転送
することによりハードコピーしている。
第5図,第6図,第7図は従来のハードコピーを説明
する図である。
第5図は、画像表示系に設けたVRAM16、およびプリン
タ制御系に送信するデータ格納するデータバッファ17を
示しており、また、第6図は画像表示系に設けたVRAM18
が、2個のポートを有し、同時に2方向から読み出しが
可能なデュアルポートのメモリにより構成されているも
のを示しており、さらに第7図は、画像表示系にVRAM16
を2個以上備えて、それらのデータの合成回路19、およ
びプリンタ制御系に送信するデータ格納するためのデー
タバッファ17を設けて構成したものを示している。
これらの構成においてVRAM16に書込まれているスチル
画面の画像データは、15M Hzから30M Hz程度の速度で表
示系に送出されるが、プリンタ制御系の信号速度は通
常、数ミリ/秒程度であり、そのままデータをプリンタ
制御系に送信,処理することは不可能である。そこで表
示系からのデータを一旦格納し、プリンタ制御系の速度
に合せてデータを読み出しプリンタ制御系に送信するデ
ータバッファ17が設けられている。
第5図は表示系からのデータをデータバッファ17に格
納してプリンタ制御系の速度に対応させ、また第6図は
VRAM18をデュアルポートに構成することにより、プリン
タ制御系の速度に対応させてハードコピーを可能にして
いる。
しかしながら第7図のように最終表示画面が複数のス
チル画面の合成である場合は、VRAM18をデュアルポート
のメモリとして構成しても、その表示画面をハードコピ
ーすることは不可能である。それを可能にするには、そ
れぞれのスチル画面に対するVRAM16と、その表示画面に
対するデータバッファ17がどうしても必要になる。
以上のような従来のハードコピー回路では、最終表示
画面に対するデータバッファ、およびプリンタへのデー
タ送信用の配線、たとえばカラーデータの場合、R
(赤),G(緑),B(青)画素に対して、それぞれnビッ
トのデータを格納するためのバッファ、および配線等を
有する大規模なハードウエアが必要であった。また、第
6図に示したように、VRAMをデュアルポートのVRAM18と
して構成することにより、データバッファ等のハードを
軽減させるにしても、デュアルポートのメモリ自身が高
価であるため、ハードコピーシステムは高価格化する傾
向にあった。
(発明が解決しようとする課題) 以上のように従来のハードコピーは画像表示系に備え
ているVRAMから、スチル画面のピクセル(画素)画像デ
ータを読み出し、一旦データを格納するデータバッフ
ァ、および表示系とプリンタ制御系とを同期させる複雑
な制御回路が必要であった。
さらに、最終表示画面が複数のスチル画面からなって
いる場合、それぞれのスチル画面に対応するVRAMと、そ
の最終表示画面に対するプリンタ制御系にデータバッフ
ァがそれぞれ必要である。
すなわち従来、最終表示画面のハードコピーについて
は必ずデータバッファを設ける必要があり、さらに、コ
ピー処理の高速化および簡易化のためには、データバッ
ファサイズを表示画面分だけの大容量にする必要があ
る。さらにプリンタ制御系に対しては、データ送信用の
配線および回路等、大規模のハードウエアが必要にな
り、コスト的にも高価なハードコピーインタフェース回
路となる欠点があった。
本発明は上述したような従来のハードコピーインタフ
ェース回路の欠点の排除を目的する。
(課題を解決するための手段) 本発明は、ビットマップ対応のカラー画像表示制御回
路において、ピクセル毎の各R,G,B画素nビットのディ
ジタルデータに対するラッチ回路、マルチプレクサ回
路、およびハードコピー出力装置側にR,G,Bデータを順
次送信する手段と、表示画像の1ピクセル毎に、同期し
たクロックパルスによりインクリメントされるX座標表
示カウンタレジスタと、および表示画像の水平方向の帰
線区間中1ライン毎に出力されるHSYNC信号により、イ
ンクリメントされるY座標表示カウンタレジスタとを備
え、ハードコピー出力装置からのデータ送信要求信号に
よって、インクリメントされる垂直カウンタ、およびそ
の垂直カウンタがオーバフローする毎にインクリメント
される水平カウンタと、上記X座標表示カウンタレジス
タ出力、およびY座標表示カウンタレジスタ出力の一致
検出回路とからなるものである。
(作 用) 本発明によれば、たとえば最終表示画面が複数のスチ
ル画面の合成であっても、データバッファを必要とせ
ず、そのためプリンタ制御系へのデータ送信制御回路が
極めて簡易化されて、低コストのハードコピーシステム
が、バッファメモリの有無に関係なく実現可能となる。
また、ラインバッファメモリを有するプリンタ等のハ
ードコピー出力装置に対しては、水平方向の帰線区間中
にラインごとに出力されるHSYNC信号によってインクリ
メントされる垂直カウンタを具備すると、垂直方向にあ
る画像データはHSYNC信号によりラッチされて順次プリ
ンタ制御側に送信される。垂直方向のライン画像データ
は、プリンタ制御側のラインバッファメモリに格納さ
れ、そのデータについて、一度にハードコピーされて、
高速化と制御の簡易化が可能になる。
さらに大容量のバッファメモリを有するハードコピー
出力装置に対しては、装置内の垂直カウンタのオーバフ
ローによりインクリメントされるような水平カウンタを
備えると、表示画面の画像データは全てHSYNC信号によ
りラッチされ、自動的に順次プリンタ制御側に送信され
画像データは全て、プリンタ制御側のバッファメモリに
格納され、そのデータに対して一度にハードコピーが行
なわれる。
さらに、ハードコピー出力装置に対して表示スチル画
面の始点・終点の座標をレジスタに設定することによ
り、任意の限定された矩形領域のみをハードコピーする
ことが可能になる。
(実施例) 以下、本発明のハードコピーインタフェース回路を図
面を用いて詳細に説明する。
第1図は第1の実施例を示すブロック構成図である。
この実施例は、ビットマップ対応のカラー画像表示の
制御においてピクセル毎の各R,G,B画素nビットのディ
ジタルデータに対するラッチ3およびマルチプレクサ回
路4、画像表示制御回路1の表示画像の1ピクセル毎
に、同期したクロックパルスによりインクリメントされ
るX座標表示カウンタレジスタ5、および表示画像の水
平方向の帰線区間中に1ラインごとに出力されるHSYNC
信号によってインクリメントされるY座標表示カウンタ
レジスタ6を備え、ハードコピー出力装置のデータ送信
要求信号によりインクリメントされる垂直カウンタ7、
および、その垂直カウンタがオーバフローする毎にイン
クリメントされる水平カウンタ8と、上記X座標表示カ
ウンタレジスタ5、およびY座標表示カウンタレジスタ
6との一致検出回路9と、ラッチ信号生成回路10、およ
びデータ送信要求信号、およびラッチ信号により制御さ
れるデータ送信制御回路11とから構成されている。
このように構成された第1の実施例は、まず画像デー
タはディスプレイ上を水平方向に15M Hzから30M Hzの速
度で走査されているが、このピクセル画像データを水平
方向に順次とりだすには、従来例においては大容量のデ
ータバッファが必要であったが、本発明ではピクセル画
像データを垂直方向にとりだすことにより、ハードコピ
ーしている。
すなわち座標(m,n)のピクセル画像データをプリン
タ制御系に送信した後、次のデータ送信要求信号によっ
て、垂直カウンタ7がインクリメントされ、次の座標
(m,n+1)のピクセル画像データをとりだそうとす
る。画像データは常に繰返し表示側に送られているの
で、X座標表示カウンタレジスタ5、およびY座標表示
カウンタレジスタ6も常にインクリメントされている。
そして前記垂直カウンタ7および水平カウンタ8と前記
X座標表示カウンタレジスタ5、およびY座標表示カウ
ンタレジスタ6とが、それぞれ一致した場合に、その時
の座標(m,n+1)のピクセル画像データをラッチす
る。そしてプリンタ制御系からのデータ送信要求信号に
従い、nビットのプリンタ制御系へのデータバスにR,G,
Bデータが順次にデータ送信要求信号とともにnビット
ずつ送信される。
このようにして、表示されるスチル画面のm列目の垂
直方向にピクセル画像データをすべてとりだすと、次に
垂直カウンタ7がオーバフローし、水平カウンタ8がイ
ンクリメントされ、次にとりだそうとするピクセル画像
データの座標は(m+1,0)となる。このような動作が
繰返され1画面のピクセル画像データを垂直方向に左か
ら順に、プリンタ制御側に送信することによりハードコ
ピーが行なわれる。
第2図は本発明の第2の実施例を示すブロック構成図
である。
この第2の実施例は前記第1の実施例の構成に対し、
垂直カウンタ7をHSYNC信号によりインクリメントされ
るカウンタに構成し、さらに前記水平カウンタを前記垂
直カウンタ7がオーバフローし、かつ、データ送信要求
信号が入力された場合、インクリメントされるカウンタ
に変更し、データのラッチ3のラッチ信号により自動的
に、R,G,Bデータをプリンタ制御系に送信することがで
きる自動データ送信制御回路12を備えており、ラインバ
ッファメモリを設けた中速度のプリンタ等に適したハー
ドコピーインタフェース回路を構成している。
その動作は、前記第1の実施例の動作を参照して、垂
直カウンタ7はHSYNC信号によりインクリメントされ、
垂直方向のピクセル画像データを順次ラッチし、自動的
にR,G,Bデータをプリンタ制御系側に順番に送信する。
そして垂直方向のm列目のピクセル画像データを全て送
信すると、垂直カウンタ7がオーバフローし、かつ、プ
リンタ制御系からのデータ送信要求信号の入力により水
平カウンタ8がインクリメントされ、つぎの(m+1)
番目の垂直方向のピクセス画像データを同様に送信して
いく。
以上のようにして垂直方向にあるピクセル画像データ
は、HSYNC信号により順次プリンタ制御側に送信され、
ラインバッファメモリに格納され、その垂直方向の1ラ
インの画像データに対して一度にハードコピーが行なわ
れる。
すなわち、1回のプリンタ制御系からのデータ送信要
求信号によって、垂直方向の1ライン全てのハードコピ
ーができ、前記第1の実施例の回路よりも、プリンタ制
御系とのデータ送信要求信号の送受回数が減少でき、高
速動作の回路的に簡素化した構成が実現できる。
第3図は第3の実施例を示すブロック構成図である。
これは前記第2の実施例に示す構成に対し、水平カウ
ンタ8を垂直カウンタ7がオーバフローする毎にインク
リメントを要求する構成により、複数のラインバッファ
メモリを設けたもので、高速プリンタに適している。
この構成の動作は、基本的に前記第1,第2の実施例と
同様であるが、プリンタ制御系からのデータ送信要求信
号によらず、内部のHSYNC信号により垂直カウンタ7が
動作し、各水平ライン毎に1ピクセル画像データずつ垂
直方向に1列分、間断なく画像データがラッチされ、か
つ、自動的にプリンタ制御系にR,G,Bデータが順番に送
信される。または垂直カウンタ7がオーバフローする毎
に、水平カウンタ8がインクリメントされ、ハードコピ
ー処理は次の垂直方向列に移行して、ピクセル画像デー
タはプリンタ制御系とデータ送信要求信号の送受信を行
なうことなくラッチされ、R,G,Bデータが順次プリンタ
制御側に送信される。その際、プリンタ制御系側に有す
るラインバッファの段数を、“L"とすると、ハードコピ
ーのR,G,Bデータの転送周期Tに対して、(T/L)の速度
でプリンタ制御側がデータ処理することにより、簡単に
同期させることが可能になる。これは前記/第2の実施
例の構成よりも更に高速に、かつ、制御においても簡易
化される。
第4図は第4の実施例の構成を示すブロック図であ
る。
これは第1,第2,および第3の実施例について、表示画
像の任意に限定された矩形領域のみをハードコピーする
よう、選択矩形領域の2点の座標を示すレジスタ群を有
し、前記垂直カウンタおよび水平カウンタに、2点の座
標の始点となる側の値を、それぞれのカウンタにプリセ
ートする機能とカウンタの値が2点座標の終点になった
ときに、ハードコピー処理を終了させる構成を有してい
る。
第4図の構成の動作は、まず,第1,第2および第3の
実施例による動作において、選択する矩形領域が、ある
2点の座標を始点レジスタ14,終点レジスタ15にセット
しておき、2点の始点となる方の座標値を、垂直カウン
タ7,水平カウンタ8にそれぞれY座標値,X座標値をプリ
セットし、ハードコピー動作を、このプリセット値から
開始させる。また、2つのカウンタ値が矩形領域の他の
一方の点の終点の座標値に一致した場合に、ハードコピ
ー動作を終了させることにより、任意の2点で定まる矩
形領域のみのハードコピーを行なうことが可能である。
(発明の効果) 以上説明して明らかなように本発明は、従来のハード
コピーのためのデータバッファを設けることなく、した
がってハードウエアを増大することなく、バッファメモ
リのない安価なプリンタに実施できる小規模のハードコ
ピーを実現可能にするものであり、またラインバッファ
メモリを有するプリンタ等のハードコピー装置に対し
て、より一層の高速な、制御の簡易なハードコピーが実
現可能であり、さらに、複数のラインバッファメモリを
有するプリンタ等の出力装置に対して、さらに高速化さ
れた制御の簡易なハードコピーを実現させることがで
き、また、若干の簡単な回路追加により表示スチル画面
の任意の限定された矩形領域のみをハードコピーするこ
とができる効果を有し、小規模、低コストの高機能なハ
ードコピーシステムが容易に実現できる。なお、ハード
的には小規模に構成でき、半導体集積回路により容易に
構成できる利点がある。
【図面の簡単な説明】
第1図,第2図,第3図及び第4図は、それぞれ本発明
の第1,第2,第3,および第4の実施例を示す構成ブロック
図、第5図,第6図,第7図は従来のハードコピーイン
タフェース回路を示すブロック図である。 1……ビットマップカラー画像表示制御回路、2……DA
(ディジタル/アナログ)コンバータ、3……ラッチ、
4……マルチプレクサ回路、5……X座標表示カウンタ
レジスタ、6……Y座標表示カウンタレジスタ、7……
垂直カウンタ、8……水平カウンタ、9……一致検出回
路、10……ラッチ信号生成回路、11……データ送信制御
回路、12……自動データ送信制御回路、13……ハードコ
ピーインタフェース回路、14……始点レジスタ、15……
終点レジスタ、16……VRAM、17……データバッファ、18
……(デュアルポート)VRAM、19……(ピクセル画像デ
ータの)合成回路。

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項1】ビットマップ対応のカラー画像表示制御回
    路において、ピクセル毎の各R,G,B画素nビットのディ
    ジタルデータに対するラッチ回路、マルチプレクサ回
    路、およびハードコピー出力装置側にR,G,Bデータを順
    次送信する手段と、表示画像の1ピクセル毎に、同期し
    たクロックパルスによりインクリメントされるX座標表
    示カウンタレジスタと、および表示画像の水平方向の帰
    線区間中1ライン毎に出力されるHSYNC信号により、イ
    ンクリメントされるY座標表示カウンタレジスタとを備
    え、ハードコピー出力装置からのデータ送信要求信号に
    よって、インクリメントされる垂直カウンタ、およびそ
    の垂直カウンタがオーバフローする毎にインクリメント
    される水平カウンタと、上記X座標表示カウンタレジス
    タ出力、およびY座標表示カウンタレジスタ出力の一致
    検出回路とにより構成したことを特徴とするハードコピ
    ーインタフェース回路。
  2. 【請求項2】1ライン以上のバッファメモリを有するハ
    ードコピー出力装置に対応して、垂直カウンタをHSYNC
    信号によりインクリメントされるカウンタとして構成
    し、さらに水平カウンタを上記垂直カウンタがオーバフ
    ローし、かつ、データ送信要求信号が入力によりインク
    リメントされる構成としたことを特徴とする請求項
    (1)記載のハードコピーインタフェース回路。
  3. 【請求項3】水平カウンタを垂直カウンタがオーバフロ
    ーする毎にインクリメントするように構成したことを特
    徴とする請求項(1)または(2)記載のハードコピー
    インタフェース回路。
  4. 【請求項4】選択矩形領域を定める2点の座標レジスタ
    群を設け、垂直カウンタおよび水平カウンタそれぞれ2
    点の座標の始点となるカウンタ値をプリセットする機能
    と、そのカウント値が上記2点の座標の終点に一致した
    時にコピーを終了する構成を設けたことを特徴とする請
    求項(1),(2)または(3)記載のハードコピーイ
    ンタフェース回路。
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JPS5758477A (en) * 1980-09-25 1982-04-08 Matsushita Electric Ind Co Ltd Video recorder
JPH0271324A (ja) * 1988-09-07 1990-03-09 Fuji Xerox Co Ltd データ転送装置

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