JPH03262031A - ハードコピーインタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ビットマツプ対応のカラー画像表示に用いる
、表示中のスチル画面のハードコピーをとるための、プ
リンタ制御系との間に設けるハードコピーインタフェー
ス回路に関する。

（従来の技術） 表示中のスチル画面または動画面の任意の瞬間の画像デ
ータをプリンタ等の出力装置にコピーする、画像処理に
おけるハードコピーは、一般にスチル画面を表示系にＶ
ＲＡＭを設けて表示するが、従来は、そのＶＲＡＭの内
容をプリンタ制御系の速度に合せて読み出し、プリンタ
に転送することによりハードコピーしている。

第５図、第６図、第７図は従来のハードコピーを説明す
る図である。

第５図は１画像表示系に設けたＶＲＡＭ１６、およびプ
リンタ制御系に送信するデータを格納するデータバッフ
ァ１７を示しており、また、第６図は画像表示系に設け
たＶＲＡＭ１８が、２個のポートを有し、同時に２方向
から読み出しが可能なデュアルポートのメモリにより構
成されているものを示しており、さらに第７図は、画像
表示系にＶＲＡＭ１６を２個以上備えて、それらのデー
タの合成回路１９、およびプリンタ制御系に送信するデ
ータを格納するためのデータバッファ１７を設けて構成
したものを示している。

これらの構成においてＶＲＡＭ１６に書込まれているス
チル画面の画像データは、１５ＭＨｚなし３０ＭＨｚ程
度の速度で表示系に送出されるが、プリンタ制御系の信
号速度は通常、数ミリ／秒程度であり、そのままデータ
をプリンタ制御系に送信、処理することは不可能である
。そこで表示系からのデータを一旦格納し、プリンタ制
御系の速度に合せてデータを読み出しプリンタ制御系に
送信するデータバッファ１７が設けられている。

第５図は表示系からのデータをデータバッファ１７に格
納してプリンタ制御系の速度に対応させ、また第６図は
ＶＲＡＭ１８をデュアルポートに構成することにより、
プリンタ制御系の速度に対応させてハードコピーを可能
にしている。

しかしながら第７図のように最終表示画面が複数のスチ
ル画面の合成である場合は、ＶＲＡＭ１ｇをデュアルポ
ートのメモリとして構成しても、その表示画面をハード
コピーすることは不可能である。それを可能にするには
、それぞれのスチル画面に対するＶＲＡＭ１６と、その
表示画面に対するデーターバッファ１７がどうしても必
要になる。

以上のような従来のハードコピー回路では、最終表示画
面に対するデータバッファ、およびプリンタへのデータ
送信用の配線、たとえばカラーデータの場合、Ｒ（赤）
、Ｇ（緑）、Ｂ（青）画素に対して、それぞれビットの
データを格納するためのバッファ、および配線等を有す
る大規模なハードウェアが必要であった。また、第６図
に示したように、ＶＲＡＭをデュアルポートのＶＲＡＭ
ｌ８とり。

て構成することにより、データバッファ等のハードを軽
減させるにしても、デュアルポートのメモリ自身が高価
であるため、ハードコピーシステムは高価格化する傾向
にあった。

（発明が解決しようとする課題） 以上のように従来のハードコピーは画像表示系に備えて
いるＶＲＡＭから、スチル画面のピクセル（画素）画像
データを読み出し、−旦データを格納するデータバッフ
ァ、および表示系とプリンタ制御系とを同期させる複雑
な制御回路が必要であった・ さらに、最終表示画面が複数のスチル画面からなってい
る場合、それぞれのスチル画面に対応するＶＲＡＭと、
その最終表示画面に対するプリンタ制御系にデータバッ
ファがそれぞれ必要である。

すなわち従来、最終表示画面のハードコピーについては
必ずデータバッファを設ける必要があり。

さらに、コピー処理の高速化および簡易化のためには、
データバッファサイズを表示画面分だけの大容量にする
必要がある。さらにプリンタ制御系に対しては、データ
送信用の配線および回路等。

大規模のハードウェアが必要になり、コスト的にも高価
なハードコピーインタフェース回路となる欠点があった
。

本発明は上述したような従来のハードコピーインタフェ
ース回路の欠点の排除を目的とする。

（課題を解決するための手段） 本発明は上記の目的を、ビットマツプ対応のカラー画像
表示制御回路において、ピクセル毎の各Ｒ，Ｇ、Ｂ画素
ｎビットのディジタルデータに対するラッチ回路、マル
チプレクサ回路、およびハードコピー出力装置側にＲ，
Ｇ、Ｂデータを順次送信する手段と、表示画像の１ピク
セル毎に、同期したクロックパルスによりインクリメン
トされるＸ座標表示カウンタレジスタと、および表示画
像の水平方向の帰線区間中１ライン毎に出力されるＨ８
ＹＮＣ信号により、インクリメントされるＹ座標表示カ
ウンタレジスタとを備え、ハードコピー出力装置からの
データ送信要求信号によって、インクリメントされる垂
直カウンタ、およびその垂直カウンタがオーバフローす
る毎にインクリメントされる水平カウンタと、上記Ｘ座
標表示カウンタレジスタ出力、およびＹ座標表示カウン
タレジスタ出力の一致検出回路とにより構成するハード
コピーインタフェースとによって達成する。

（作　用） 本発明によれば、たとえ最終表示画面が複数のスチル画
面の合成であっても、データバッファを必要とせず、そ
のためプリンタ制御系へのデータ送信制御回路が極めて
簡易化されて、低コストのハードコピーシステムが、バ
ッファメモリの有無に関係なく実現可能となる。

また、ラインバッファメモリを有するプリンタ等のハー
ドコピー出力装置に対しては、水平方向の帰線区間中に
ラインごとに出力されるＨ８ＹＮＣ信号によってインク
リメントされる垂直カウンタを具備すると、垂直方向に
ある画像データはＨ８ＹＮＣ信号によりラッチされて順
次プリンタ制御側に送信される。垂直方向のライン画像
データは、プリンタ制御側のラインバッファメモリに格
納され、そのデータについて、−度にハードコピーされ
て、高速化と制御の簡易化が可能になる。

さらに大容量のバッファメモリを有するハードコピー出
力装置に対しては、装置内の垂直カウンタのオーバフロ
ーによりインクリメントされるような水平カウンタを備
えると、表示画面の画像データは全てＨＳＹＮＣ信号に
よりラッチされ、自動的に順次プリンタ制御側に送信さ
れ画像データは全て、プリンタ制御側のバッファメモリ
に格納され、そのデータに対（て−度にハードコピーが
行なわれる。

さらに、ハードコピー出力装置に対して表示スチル画面
の始点・終点の座標をレジスタに設定することにより、
任意の限定された矩形領域のみをハードコピーすること
が可能になる。

（実施例） 以上、本発明のハードコピーインタフェース回路を図面
を用いて詳細に説明する。

第１図は第１の実施例を示すブロック構成図である。

この実施例は、ビットマツプ対応のカラー画像表示の制
御においてピクセル毎の各Ｒ，Ｇ、Ｂ画素ｎビットのデ
ィジタルデータに対するラッチ３およびマルチプレクサ
回路４、画像表示制御回路１の表示画像の１ピクセル毎
に、同期したクロックパルスによりインクリメントされ
るＸ座標表示カウンタレジスタ５、および表示画像の水
平方向の帰線区間中に１ラインごとに出力されるＨ８Ｙ
ＮＣ信号によってインクリメントされるＹ座標表示カウ
ンタレジスタ６を備え、ハードコピー出力装置のデータ
送信要求信号によりインクリメントされる垂直カウンタ
７、および、その垂直カウンタがオーバフローする毎に
インクリメントされる水平カウンタ８と、上記Ｘ座標表
示カウンタレジスタ５、およびＹ座標表示カウンタレジ
スタ６との一致検出回路９と、ラッチ信号生成回路１ｏ
、およびデータ送信要求信号、およびラッチ信号により
制御されるデータ送信制御回路１１とがら構成されてい
る。

このように構成された第１の実施例は、まず画像データ
はデイスプレィ上を水平方向に１５ＭＨｚないし３０Ｍ
Ｈｚの速度で走査されているが、このピクセル画像デー
タを水平方向に順次とりだすには、従来例においては大
容量のデータバッファが必要であったが１本発明ではピ
クセル画像データを垂直方向にとりだすことにより、ハ
ードコピーしている。

すなわち座標（ｍ、ｎ）のピクセル画像データをプリン
タ制御系に送信した後、次のデータ送信要求信号によっ
て、垂直カウンタ７がインクリメントされ、次の座標（
ｍ、ｎ＋１）のピクセル画像データをとりだそうとする
。画像データは常に繰返し表示左側に送られているので
、Ｘ座標表示カウンタレジスタ５、およびＹ座標表示カ
ウンタレジスタ６も容易にインクリメントされている。

そして前記垂直カウンタ７および水平カウンタ８と前記
Ｘ座標表示カウンタレジスタ５、およびＹ座標表示カウ
ンタレジスタ６とが、それぞれ一致した場合に、その時
の座標（ｍ、ｎ＋１）のピクセル画像データをラッチす
る。そしてプリンタ制御系からのデータ送信要求信号に
従い、ｎビットのプリンタ制御系へのデータバスにＲ，
Ｇ、Ｂデータが順次にデータ送信要求信号とともにｎビ
ットずつ送信される。

このようにして、表示されるスチル画面のｍ列目の垂直
方向にピクセル画像データをすべてとりだすと、次に垂
直カウンタ７がオーバフローし、水平カウンタ８がイン
クリメントされ１次にとりだそうとするピクセル画像デ
ータの座標は（ｍ＋１、Ｏ）となる。このような動作が
繰返され１画面のピクセル画像データを垂直方向に左か
ら順に。

プリンタ制御側に送信することによりハードコピーが行
なわれる。

第２図は本発明の第２の実施例を示すブロック構成図で
ある。

この第２の実施例は前記第１の実施例の構成に対し、垂
直カウンタ７をＨ８ＹＮＣ信号によりインクリメントさ
れるカウンタに構成し、さらに前記水平カウンタ８を前
記垂直カウンタ７がオーバフローし、かつ、データ送信
要求信号が入力された場合、インクリメントされるカウ
ンタに変更し、データのラッチ３のラッチ信号により自
動的に、Ｒ，Ｇ、Ｂデータをプリンタ制御系に送信する
ことができる自動データ送信制御回路１２を備えており
、ラインバッファメモリを設けた中速度のプリンタ等に
適したハードコピーインタフェース回路を構成している
。

その動作は、前記第１の実施例の動作を参照して、垂直
カウンタ７はＨＳＹＮＣ信号によりインクリメントされ
、垂直方向のピクセル画像データを順次ラッチし、自動
的にＲ，Ｇ、Ｂデータをプリンタ制御系側に順番に送信
する。そして垂直方向のｎ列目のピクセル画像データを
全て送信すると、垂直カウンタ７がオーバフローし、か
つ、プリンタ制御系からのデータ送信要求信号の入力に
より、水平カウンタ８がインクリメントされ、つぎの（
ｍ＋１）番目の垂直方向のピクセル画像データと同様に
送信していく。

以上のようにして垂直方向にあるピクセル画像データは
、ＨＳＹＮＣ信号により順次プリンタ制御側に送信され
、ラインバッファメモリに格納され、その垂直方向の１
ラインの直線データに対して一度にハードコピーが行な
われる。

すなわち、１回のプリンタ制御系からのデータ送信要求
信号によって、垂直方向の１ライン全てのハードコピー
ができ、前記第１の実施例の回路よりも、プリンタ制御
系とのデータ送信要求信号の送受回数が減少でき、高速
動作の回路的に簡素化した構成が実現できる。

第３図は第３の実施例を示すブロック構成図である。

これは前記第２の実施例に示す構成に対し、水平カウン
タ８を垂直カウンタ７がオーバフローする毎にインクリ
メントを要求する構成により、複数のラインバッファメ
モリを設けたもので、高速プリントに適している。

この構成の動作は、基本的に前記第１．第２の実施例と
同様であるが、プリンタ制御系からのデータ送信要求信
号によらず、内部のＨ８ＹＮＣ信号により垂直カウンタ
７が動作し、各水平ライン毎に１ピクセル画像データず
つ垂直方向に１列分。

間断なく画像データがラッチされ、かつ、自動的にプリ
ンタ制御系にＲ，Ｇ、Ｂデータが順番に送信される。ま
た垂直カウンタ７がオーバフローする毎に、水平カウン
タ８がインクリメントされ、ハードコピー処理は次の垂
直方向列に移行して、ピクセル画像データはプリンタ制
御系とのデータ送信要求信号の送受信を行なうことなく
ラッチされ、Ｒ，Ｇ、Ｂデータが順次プリンタ制御側に
送信される。その際、プリンタ制御系側に有するライン
バッファの段数を、ｉｔＬ”とすると、ハードコピーの
Ｒ，Ｇ、Ｂデータの転送周期Ｔに対して。

（Ｔ／Ｌ）の速度でプリンタ制御側がデータ処理するこ
とにより、簡単に同期させることが可能になる。これは
前記、第２の実施例の構成よりも更に高速に、かつ、制
御においても簡易化される。

第４図は第４の実施例の構成を示すブロック図である。

これは第１．第２．および第３の実施例についで、表示
画像の任意に限定された矩形領域のみをハードコピーす
るよう、選択矩形領域の２点の座標を示すレジスタ群を
有し、前記垂直カウンタおよび水平カウンタに、２点の
座標の始点となる側の値を、それぞれのカウンタにプリ
セットする機能とカウンタの値が２点の座標の終点にな
ったときに、ハードコピー処理を終了させる構成を有し
ている。

第４図の構成の動作は、まず、第１．第２および第３の
実施例による動作において、選択する矩形領域が、ある
２点の座標を始点レジスタ１４．終点レジスタ１５にセ
ットしておき、２点の始点となる方の座標値を、前記、
垂直カウンタ７、水平カウンタ８にそれぞれＹ座標値、
Ｘ座標値をプリセットし、ハードコピー動作を、このプ
リセット値から開始させる。また、前記、２つのカウン
タ値が矩形領域の他の一方の点の終点の座標値に一致し
た場合に、ハードコピー動作を終了させることにより、
任意の２点で定まる矩形領域のみのハードコピーを行な
うことが可能である。

（発明の効果） 以上説明して明らかなように本発明は、従来のハードコ
ピーのためのデータバッファを設けることなく、したが
ってハードウェアを増大することなく、バッファメモリ
のない安価なプリンタに実施できる小規模のハードコピ
ーを実現可能にするものであり、またラインバッファメ
モリを有するプリンタ等のハードコピー装置に対して、
より一層の高速な、制御の簡易なハードコピーが実現可
能であり、さらに、複数のラインバッファメモリを有す
るプリンタ等の出力装置に対して、さらに高速化された
制御の簡易なハードコピーを実現させることができ、ま
た、若干の簡単な回路追加により表示スチル画面の任意
の限定された矩形領域のみをハードコピーすることがで
きる効果を有し、小規模、低コストの高機能なハードコ
ピーシステムが容易に実現できる。なお、ハード的には
小規模に構成でき、半導体集積回路により容易に構成で
き利点がある。

【図面の簡単な説明】

第１図、第２図、第３図及び第４図は、それぞれ本発明
の第１．第２．第３．および第４の実施例を示す構成ブ
ロック図、第５図、第６図、第７図は従来のハードコピ
ーインタフェース回路を示すブロック図である。 １　・・・ビットマツプカラー画像表示制御回路、　２
　・・・ＤＡ（ディジタル／アナログ）コンバータ、　
３　・・・　ラッチ、　４　・・・マルチプレクサ回路
、　５・・・Ｘ座標表示カウンタレジスタ、　６　・・
・Ｙ座標表示カウンタレジスタ、　７・・・垂直カウン
タ、８　・・・水平カウンタ、　９　・・・−数構出回
路、１０・・・ラッチ信号生成回路、１１・・・データ
送信制御回路、１２・・・自動データ送信制御回路、１
３・・・ハードコピーインタフェース回路、１４・・・
始点レジスタ、１５・・・終点レジスタ、１６・・・Ｖ
ＲＡＭ。 １７・・・データバッファ、１８・・・（デュアルポー
ト）ＶＲＡＭ、１９・・・（ピクセル画像データの）合
成回路。

Claims (4)

【特許請求の範囲】
1. （１）ビットマップ対応のカラー画像表示制御回路にお
   いて、ピクセル毎の各Ｒ、Ｇ、Ｂ画素ｎビットのディジ
   タルデータに対するラッチ回路、マルチプレクサ回路、
   およびハードコピー出力装置側にＲ、Ｇ、Ｂデータを順
   次送信する手段と、表示画像の１ピクセル毎に、同期し
   たクロックパルスによりインクリメントされるＸ座標表
   示カウンタレジスタと、および表示画像の水平方向の帰
   線区間中１ライン毎に出力されるＨＳＹＮＣ信号により
   、インクリメントされるＹ座標表示カウンタレジスタと
   を備え、ハードコピー出力装置からのデータ送信要求信
   号によって、インクリメントされる垂直カウンタ、およ
   びその垂直カウンタがオーバフローする毎にインクリメ
   ントされる水平カウンタと、上記Ｘ座標表示カウンタレ
   ジスタ出力、およびＹ座標表示カウンタレジスタ出力の
   一致検出回路とにより構成したことを特徴とするハード
   コピーインタフェース回路。
2. （２）１ライン以上のバッファメモリを有するハードコ
   ピー出力装置に対応して、垂直カウンタをＨＳＹＮＣ信
   号によりインクリメントされるカウンタとして構成し、
   さらに水平カウンタを上記垂直カウンタがオーバフロー
   し、かつ、データ送信要求信号が入力によりインクリメ
   ントされる構成としたことを特徴とする請求項（１）記
   載のハードコピーインタフェース回路。
3. （３）水平カウンタを垂直カウンタがオーバフローする
   毎にインクリメントするように構成したことを特徴とす
   る請求項（１）または（２）記載のハードコピーインタ
   フェース回路。
4. （４）選択矩形領域を定める２点の座標のレジスタ群を
   設け、垂直カウンタおよび水平カウンタそれぞれに２点
   の座標の始点となるカウンタ値をプリセットする機能と
   、そのカウント値が上記２点の座標の終点に一致した時
   にコピーを終了する構成を設けたことを特徴とする請求
   項（１）、（２）または（３）記載のハードコピーイン
   タフェース回路。