JPH07117826B2

JPH07117826B2 - フレーム・データ制御方式

Info

Publication number: JPH07117826B2
Application number: JP63311242A
Authority: JP
Inventors: 英人和田
Original assignee: 株式会社ピーエフユー
Priority date: 1988-12-09
Filing date: 1988-12-09
Publication date: 1995-12-18
Anticipated expiration: 2010-12-18
Also published as: JPH02157797A

Description

【発明の詳細な説明】〔概要〕複数のフレーム・バッファを用いて高速に表示画面の切
替を行うディスプレイ・システムにおいて、フレーム・バッファからの出力データ間の伝送路ディレ
イに基づくデータずれの発生を解決するため、表示期間内に次の水平表示期間に表示すべきフレーム・
データを入力バッファ内に取り込み、走査線の帰線時間
中に入力バッファ内のフレーム・データをシフトレジス
タに転送し、これにより、切替回路に入力されるデータ間のずれを調
整できるようにしたものである。

〔産業上の利用分野〕

本発明は、グラフィック・ディスプレイ等において高速
に画面を切り替えるためのフレーム・データ制御方式に
関するものである。

〔従来の技術〕

グラフィック・ディスプレイの画面を瞬時に別の画面に
切替える方法として、複数のフレーム・バッファを準備
し、このフレーム・バッファから出力されるデータを切
替える方法が知られている。

第４図（ａ）は従来のフレーム・データ制御方式のブロ
ック図である。同図において、1Aと1Bはフレーム・バッ
ファ、２は切替制御回路、３は切替回路、４はD/Aコン
バータ、５はディスプレイ、６はドライバ、７はレシー
バ、８と９はAND回路、10はOR回路、11はレシーバをそ
れぞれ示している。

フレーム・バッファ1A,1Bは、カラー画像データを格納
するものである。フレーム・バッファ1Aおよび1Bから読
み出されたフレーム・データ（画素データ）は切替回路
３に入力され、切替回路３によって何れか一方のフレー
ム・データが選択され、選択されたフレーム・データが
D/Aコンバータ４によって赤，緑，青のアナログ信号に
変換され、これら赤，緑，青のアナログ信号がディスプ
レイ５に送られる。

切替制御回路２は、切替回路３を制御するものである。
切替回路３は、AND回路８と９、OR回路10およびレシー
バ11を有しており、データ選択信号が１の場合にはフレ
ーム・データＡを出力し、０の場合にはフレーム・デー
タＢを出力する。

〔発明が解決しようとする課題〕

ディスプレイ装置の小型化により、フレーム・バッファ
を別のプリント板に実装しなければならない場合や、画
面の高解像度化によりフレーム・データの出力周波数を
高速化しなければならない場合には、第５図（ｂ）に示
すように、切替を行う際にフレーム・データ間にずれが
発生する。このデータずれは、伝送路上の電気的影響に
よるディスプレイに起因するものである。

本発明は、この点に鑑みて創作されたものであって、フ
レーム・データを切替える際にデータずれが発生しない
ようになったフレーム・データ制御方式に提供すること
を目的としている。

〔課題を解決するための手段〕

要約すると、本発明は、切替回路の前段に入力バッファ
とシフトレジスタを設け、一水平表示期間分のフレーム
・データをいったん入力バッファ内に蓄えておき、この
データ走査線の帰線時間内にシフトレジスタに転送し、
シフト・レジスタのデータをシリアルに切替回路に送出
するものである。以下、本発明を図面を参照しつつ説明
する。

第１図は本発明の原理説明図である。同図において、12
Aと12Bはカウンタ、13Aと13Bは入力バッファ、14Aと14B
はシフトレジスタ、15はタイミング制御回路、16は切替
回路をそれぞれ示している。

フレーム・バッファ1Aに対応してカウンタ12A、入力バ
ッファ13Aおよびシフトレジスタ14Aが設けられている。
カウンタ12Aは、フレーム・バッファ1A側から送られて
くる同期クロックを計数する。タイミング制御回路15
は、この計数値を読み取ることが出来る。入力バッファ
13Aは、同期クロックＡに同期してフレーム・データＡ
を取り込む。タイミング制御回路15から転送指示が発行
されると、入力バッファ13Aの内容は、シフトレジスタ1
4Aに転送される。シフトレジスタ14Aに格納された複数
個のフレーム・データは、表示データ出力クロックに同
期して１個ずつ出力される。フレーム・バッファ1Bに対
応してカウンタ12B、入力バッファ13Bおよびシフトレジ
スタ14Bが設けられているが、これらカウンタ12B、入力
バッファ13Bおよびシフトレジスタ14Bは、カウンタ12
A、入力バッファ13Aおよびシフトレジスタ14Aと同じよ
うに動作する。

タイミング制御回路15には、カウンタ12Aの計数値及び
カウンタ12Bの計数値が入力される。また、タイミング
制御回路15は、入力バッファ13Aに対する転送指示、シ
フトレジスタ14Aに対する表示データ出力クロック、入
力バッファ13Bに対する転送指示及びシフトレジスタ14B
に対する表示データ出力クロックを出力する。タイミン
グ制御回路15は、水平同期信号のパルスを検出すると、
各カウンタ12A,12Bの計数により、一水平表示分の所定
のカウントが行われたことをチェックする。もし、カウ
ンタの計数値が一水平表示分の値より不足あるいは過剰
な場合は、エラー信号を発生する。ただし、チェック結
果の如何に関わらず、入力バッファの内容をシフトレジ
スタに対して転送する。転送終了後、カウンタの内容を
クリアし、次水平表示データを取込可能状態にする。

切替回路16には、シフトレジスタ14Aの出力およびシフ
トレジスタ14Bの出力が入力される。切替回路16は、デ
ータ選択信号の値に応じて、シフトレジスタ14Aの出力
及びシフトレジスタ14Bの出力の何れか一方を選択して
出力する。

第１図の装置の動作について説明する。フレーム・バッ
ファ1Aからのフレーム・データＡは同期クロックＡによ
り入力バッファ13A内に蓄えられ、同様にフレーム・バ
ッファ1Bからのフレーム・データＢは同期クロックＢに
より入力バッファ13B内に蓄えられる。また、同期クロ
ックＡはカウンタ12Aにより計数され、同様に、同期ク
ロックＢはカウンタ12Bにより計数される。タイミング
制御回路15は、走査線の帰線時間になると、カウンタ12
A及び12Bの計数値をチェックし、一水平表示期間分のデ
ータが全て入力バッファ13A,13Bに蓄えられたことを認
識する。次に、タイミング制御回路15は、入力バッファ
13Aおよび13Bに対してフレーム・データの転送指示を行
う。次の表示期間になると、タイミング制御回路15から
表示データ出力クロックがシフトレジスタ14Aおよび14B
に与えられ、これにより、シフトレジスタ14Aおよび14B
に格納されているフレーム・データは、１個ずつ切替回
路16に送られる。

第２図は本発明の動作を説明する図である。同図は、CR
T画面の走査線の状態を展開したものであり、走査線が
表示領域内にある場合には実際に画面が表示されている
状態を示し、非表示領域内にある場合には走査線が画面
から外れていることを示している。非表示期間内では、
走査線を走査するための垂直同期信号および水平同期信
号が与えられる。図の斜線部はそのタイミングである。
例えば、表示画面の第ｎ行に対応するフレーム・データ
をシフトレジスタから出力している期間において第ｎ＋
１行のフレーム・データを入力バッファに取り込み、ｎ
行のフレーム・データをシフトレジスタから送出し終わ
った後の帰線時間内において入力バッファからシフトレ
ジスタにフレーム・データを転送する。

第３図は入力バッファとシフトレジスタの部分を示すブ
ロック図である。同図において、17はフリップ・フロッ
プ、18はレシーバ、19はNAND回路、20はフリップ・フロ
ップをそれぞれ示している。

入力バッファ13は、複数のフリップ・フロップ17及び複
数のNAND回路19を有している。また、シフトレジスタ14
は、複数のフリップ・フロップ20を有している。フレー
ム・バッファ１から送られて来たフレーム・データは、
同期クロックに同期して第１段目のフリップ・フロップ
17に格納される。この際、入力バッファに既に格納され
ていたフレーム・データは一つ右にシフトされることは
言うまでもない。タイミング制御回路15からの転送信号
がオンすると、第ｉ段目（ｉ＝1,2,…）のフリップ・フ
ロップの内容は、対応するNAND回路19を介して第ｉ段目
のフリップ・フロップ20に転送される。タイミング制御
回路15が表示データ出力クロックを送出すると、シフト
レジスタ14からフレーム・データが出力される。なお、
走査線の帰線期間中にフレーム・バッファから入力バッ
ファへのデータ転送は行われない。データ転送の中断
は、同期クロックを抑止することにより行われている。
同期クロックは、水平・垂直表示期間信号により制御さ
れる。

〔発明の効果〕

以上の説明から明らかなように、本発明を採用すること
により、複数のフレーム・バッファを異なるプリント板
に実装可能であり、プリント板間の通信にドライバやレ
シーバを入れても、フレーム・バッファ間のデータずれ
を考慮する必要がなくなる上、装置の小型化を図ること
が出来る。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の動作を
説明する図、第３図は入力バッファとシフトレジスタの
部分のブロック図、第４図は従来のフレーム・データ制
御方式を説明する図である。 1Aと1B……フレーム・バッファ、２……切替制御回路、
３……切替回路、４……D/Aコンバータ、５……ディス
プレイ、６……ドライバ、７……レシーバ、８と９……
AND回路、10……OR回路、11……レシーバ、12Aと12B…
…カウンタ、13Aと13B……入力バッファ、14Aと14B……
シフトレジスタ、15……タイミング制御回路、16……切
替回路、17……フリップ・フロップ、18……レシーバ、
19……NAND回路、20……フリップ・フロップ。

Claims

【特許請求の範囲】

【請求項１】複数のフレーム・バッファ（1A,1B,…）
と、切替回路（16）と、各フレーム・バッファ（1A,1B,…）に対応して設けられ
たカウンタ（12）、入力バッファ（13）およびシフトレ
ジスタ（14）からなる組と、タイミング制御回路（15）とを具備し、各入力バッファ（13）は、対応するフレーム・バッファ
からの同期クロックに同期して、対応するフレーム・バ
ッファから出力されたフレーム・データを取り込み、タイミング制御回路（15）から転送指示が送出された時
に、各入力バッファ（13）に格納されているフレーム・
データが一斉に対応するシフトレジスタ（14）に転送さ
れ、各シフトレジスタ（14）は、タイミング制御回路（15）
から出力される表示データ出力クロックに同期してフレ
ーム・データを１個ずつ切替回路（16）に出力し、切替回路（16）は、データ選択信号の値に基づいて、複
数の入力フレーム・データの中から１個を選択し、選択
されたフレーム・データを出力し、各カウンタ（12）は、対応するフレーム・バッファから
送られてくる同期クロックを計数し、タイミング制御回路（15）は、走査線の帰線時間内にお
いて、各カウンタ（12）の計数値をチェックし、計数値
が所定値に対して不足または過剰の場合にはエラー信号
を出力し、チェック結果の如何に関わらず転送指示を出
力し、表示データ出力クロックの送出を開始することを特徴とするフレーム・データ制御方式。