JPH0535248A - ビデオ表示装置 - Google Patents
ビデオ表示装置Info
- Publication number
- JPH0535248A JPH0535248A JP3212699A JP21269991A JPH0535248A JP H0535248 A JPH0535248 A JP H0535248A JP 3212699 A JP3212699 A JP 3212699A JP 21269991 A JP21269991 A JP 21269991A JP H0535248 A JPH0535248 A JP H0535248A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- data
- pixel data
- video
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000005070 sampling Methods 0.000 claims abstract description 12
- 238000010586 diagram Methods 0.000 description 8
- 238000000926 separation method Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 101000860173 Myxococcus xanthus C-factor Proteins 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Image Processing (AREA)
- Digital Computer Display Output (AREA)
- Studio Circuits (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 動画像を扱うマルチメディアなど、ＮＴＳＣ
のビデオ信号をＣＲＴ画面上に縮小表示するビデオ表示
装置を得る。 【構成】 ＮＴＳＣ信号からＲＧＢのピクセルデータに
順次変換すると共にそのデータのサンプリングクロック
を生成するビデオ信号処理回路１０と、上記ピクセルデ
ータをＸ及びＹ方向に間引くためのパターンデータを生
成するＸ及びＹパターン生成回路１１及び１２と、これ
らＸ及びＹパターン生成回路からのデータを基に上記サ
ンプリングクロックのタイミングでピクセルデータを書
き込むか否かの判定を行うゲート制御回路１３と、ピク
セルデータを描画すべきＸ及びＹアドレスを生成するＸ
及びＹアドレスカウンタ１４及び１５と、生成されたピ
クセルデータを記憶するフレームバッファ１６を備え
た。
のビデオ信号をＣＲＴ画面上に縮小表示するビデオ表示
装置を得る。 【構成】 ＮＴＳＣ信号からＲＧＢのピクセルデータに
順次変換すると共にそのデータのサンプリングクロック
を生成するビデオ信号処理回路１０と、上記ピクセルデ
ータをＸ及びＹ方向に間引くためのパターンデータを生
成するＸ及びＹパターン生成回路１１及び１２と、これ
らＸ及びＹパターン生成回路からのデータを基に上記サ
ンプリングクロックのタイミングでピクセルデータを書
き込むか否かの判定を行うゲート制御回路１３と、ピク
セルデータを描画すべきＸ及びＹアドレスを生成するＸ
及びＹアドレスカウンタ１４及び１５と、生成されたピ
クセルデータを記憶するフレームバッファ１６を備え
た。
Description
【０００１】
【産業上の利用分野】本発明は、ＮＴＳＣのビデオ信号
を任意の解像度のＣＲＴ画面上に縮小表示するためのビ
デオ表示装置に関するものである。
を任意の解像度のＣＲＴ画面上に縮小表示するためのビ
デオ表示装置に関するものである。
【０００２】
【従来の技術】映像を扱うマルチメディアとして、ＬＤ
やＶＴＲなどに格納された動画（ビデオ）や通信媒体か
ら送られてくる動画をディスプレイのウィンドウ内に表
示するという手段がある。この方式のビデオ表示装置と
しては、例えば特開平１−１０９３９３号公報に示すも
のがあり、この方式を用いれば、ビデオ動画領域を任意
の位置に作成することができる。
やＶＴＲなどに格納された動画（ビデオ）や通信媒体か
ら送られてくる動画をディスプレイのウィンドウ内に表
示するという手段がある。この方式のビデオ表示装置と
しては、例えば特開平１−１０９３９３号公報に示すも
のがあり、この方式を用いれば、ビデオ動画領域を任意
の位置に作成することができる。
【０００３】また、画像の縮小表示を行う方式として
は、例えば特開平２−１５３８０号公報などがあり、こ
の方式を用いれば、フレームバッファ上のデータをＣＲ
Ｔに縮小表示することができる。
は、例えば特開平２−１５３８０号公報などがあり、こ
の方式を用いれば、フレームバッファ上のデータをＣＲ
Ｔに縮小表示することができる。
【０００４】
【発明が解決しようとする課題】ところが、特開平１−
１０９３９３号公報のものではビデオ動画領域を任意の
形状で表示することはできるが、ビデオ画面を縮小表示
することができない。一般に、ビデオ画面は６４０ピク
セル×４００ピクセル程度の大きさで、ビデオ画面の大
きさが固定されていると不都合な場合が多い。マルチメ
ディアでは、ビデオ画面のみを表示するということはほ
とんどなく、ビデオ画面を操作するためのウインドウや
別のアプリケーションのウインドウを同時に表示する
際、６４０×４８０程度の大きさのビデオ画面が邪魔に
なるからである。また、ＣＲＴ画面の大きさの都合上、
ビデオ画面を重なり合わさずに複数表示することも難し
い。
１０９３９３号公報のものではビデオ動画領域を任意の
形状で表示することはできるが、ビデオ画面を縮小表示
することができない。一般に、ビデオ画面は６４０ピク
セル×４００ピクセル程度の大きさで、ビデオ画面の大
きさが固定されていると不都合な場合が多い。マルチメ
ディアでは、ビデオ画面のみを表示するということはほ
とんどなく、ビデオ画面を操作するためのウインドウや
別のアプリケーションのウインドウを同時に表示する
際、６４０×４８０程度の大きさのビデオ画面が邪魔に
なるからである。また、ＣＲＴ画面の大きさの都合上、
ビデオ画面を重なり合わさずに複数表示することも難し
い。
【０００５】また、特開平２−１５３８０号公報のもの
では、フレームバッファ上のデータを縮小表示するとで
きるが、外部から入力されるＮＴＳＣ信号を実時間で縮
小表示することができない。このため、ビデオ動画を途
切れることなく連続的に縮小表示することは不可能とな
る。
では、フレームバッファ上のデータを縮小表示するとで
きるが、外部から入力されるＮＴＳＣ信号を実時間で縮
小表示することができない。このため、ビデオ動画を途
切れることなく連続的に縮小表示することは不可能とな
る。
【０００６】本発明は、このような問題点を解決するた
めになされたもので、ＣＲＴ画面の任意の位置にビデオ
動画を実時間処理で縮小表示することができるビデオ表
示装置を得ることを目的とする。
めになされたもので、ＣＲＴ画面の任意の位置にビデオ
動画を実時間処理で縮小表示することができるビデオ表
示装置を得ることを目的とする。
【０００７】
【課題を解決するための手段】本発明に係るビデオ表示
装置は、ビデオ信号のデータを任意の解像度のディスプ
レイ画面に表示するためにＮＴＳＣ信号からＲＧＢのピ
クセルデータに順次変換すると共にそのデータのサンプ
リングクロックを生成するビデオ信号処理回路と、この
ビデオ信号処理回路から出力されるピクセルデータをＸ
方向に間引くためのパターンデータを生成するＸパター
ン生成回路と、同様にＹ方向に間引くためのパターンデ
ータを生成するＹパターン生成回路と、これらＸパター
ン生成回路およびＹパターン生成回路からのデータを基
に上記ビデオ信号処理回路からのサンプリングクロック
のタイミングでピクセルデータを書き込むか否かの判定
を行うゲート制御回路と、ピクセルデータを描画すべき
Ｘアドレスを生成するＸアドレスカウンタと、同様にＹ
アドレスを生成するＹアドレスカウンタと、生成された
ピクセルデータを記憶するフレームバッファを備えたこ
とを特徴とするものである。
装置は、ビデオ信号のデータを任意の解像度のディスプ
レイ画面に表示するためにＮＴＳＣ信号からＲＧＢのピ
クセルデータに順次変換すると共にそのデータのサンプ
リングクロックを生成するビデオ信号処理回路と、この
ビデオ信号処理回路から出力されるピクセルデータをＸ
方向に間引くためのパターンデータを生成するＸパター
ン生成回路と、同様にＹ方向に間引くためのパターンデ
ータを生成するＹパターン生成回路と、これらＸパター
ン生成回路およびＹパターン生成回路からのデータを基
に上記ビデオ信号処理回路からのサンプリングクロック
のタイミングでピクセルデータを書き込むか否かの判定
を行うゲート制御回路と、ピクセルデータを描画すべき
Ｘアドレスを生成するＸアドレスカウンタと、同様にＹ
アドレスを生成するＹアドレスカウンタと、生成された
ピクセルデータを記憶するフレームバッファを備えたこ
とを特徴とするものである。
【０００８】また、パターンデータを保持するパターン
レジスタと、このパターンレジスタの中のビット位置を
指すパターンポインタと、上記パターンポインタが指す
パターンレジスタ中のビットを抽出するゲート回路を備
えたことを特徴とすることを特徴とするものである。
レジスタと、このパターンレジスタの中のビット位置を
指すパターンポインタと、上記パターンポインタが指す
パターンレジスタ中のビットを抽出するゲート回路を備
えたことを特徴とすることを特徴とするものである。
【０００９】
【作用】本発明によるビデオ表示装置においては、Ｘパ
ターン生成回路及びＹパターン生成回路に設定されたパ
ターンデータを基に、Ｘ方向およびＹ方向のビデオデー
タの間引き処理を行うことによりビデオ画面の縮小表示
を行う。
ターン生成回路及びＹパターン生成回路に設定されたパ
ターンデータを基に、Ｘ方向およびＹ方向のビデオデー
タの間引き処理を行うことによりビデオ画面の縮小表示
を行う。
【００１０】また、Ｘ及びＹ方向パターン生成回路によ
り、縮小のためのパターンデータを変えることによって
Ｘ及びＹ方向それぞれ独立に任意の縮小率で縮小表示す
る。
り、縮小のためのパターンデータを変えることによって
Ｘ及びＹ方向それぞれ独立に任意の縮小率で縮小表示す
る。
【００１１】
【実施例】図１は本発明の一実施例に係るビデオ表示装
置の構成を示すブロック図である。図１において、１０
はビデオ信号のデータをＣＲＴ画面に表示するためにＮ
ＴＳＣ信号からＲＧＢのピクセルデータに順次変換する
と共にそのデータのサンプリングクロックを生成するビ
デオ信号処理回路、１１はこのビデオ信号処理回路１０
から出力されるピクセルデータをＸ方向に間引くための
パターンデータを生成するＸパターン生成回路、同様に
１２はＹ方向に間引くためのパターンデータを生成する
Ｙパターン生成回路、１３はこれらＸパターン生成回路
１１およびＹパターン生成回路１２からのデータを基に
上記ビデオ信号処理回路１０からのサンプリングクロッ
クのタイミングでピクセルデータを書き込むか否かの判
定を行うゲート制御回路、１４はピクセルデータを描画
すべきＸアドレスを生成するＸアドレスカウンタ、１５
は同様にＹアドレスを生成するＹアドレスカウンタ、１
６は表示画像を記憶するフレームバッファである。
置の構成を示すブロック図である。図１において、１０
はビデオ信号のデータをＣＲＴ画面に表示するためにＮ
ＴＳＣ信号からＲＧＢのピクセルデータに順次変換する
と共にそのデータのサンプリングクロックを生成するビ
デオ信号処理回路、１１はこのビデオ信号処理回路１０
から出力されるピクセルデータをＸ方向に間引くための
パターンデータを生成するＸパターン生成回路、同様に
１２はＹ方向に間引くためのパターンデータを生成する
Ｙパターン生成回路、１３はこれらＸパターン生成回路
１１およびＹパターン生成回路１２からのデータを基に
上記ビデオ信号処理回路１０からのサンプリングクロッ
クのタイミングでピクセルデータを書き込むか否かの判
定を行うゲート制御回路、１４はピクセルデータを描画
すべきＸアドレスを生成するＸアドレスカウンタ、１５
は同様にＹアドレスを生成するＹアドレスカウンタ、１
６は表示画像を記憶するフレームバッファである。
【００１２】また、図２は図１におけるビデオ信号処理
回路１０の一実施例を詳細に示したブロック図である。
２０は同期分離回路、２１は上記同期分離回路２０から
出力される水平および垂直同期信号に同期した水平方向
および垂直方向のサンプリングクロックを発生するＰＬ
Ｌ（Ｐｈａｓｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路、２
２は上記ＰＬＬ回路２１のマスタクロック、２３はＮＴ
ＳＣ信号をＲＧＢのアナログデータに変換するＲＧＢ変
換回路、２４はアナログデータをディジタルデータに変
換するＡ／Ｄコンバータである。
回路１０の一実施例を詳細に示したブロック図である。
２０は同期分離回路、２１は上記同期分離回路２０から
出力される水平および垂直同期信号に同期した水平方向
および垂直方向のサンプリングクロックを発生するＰＬ
Ｌ（Ｐｈａｓｅｄ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路、２
２は上記ＰＬＬ回路２１のマスタクロック、２３はＮＴ
ＳＣ信号をＲＧＢのアナログデータに変換するＲＧＢ変
換回路、２４はアナログデータをディジタルデータに変
換するＡ／Ｄコンバータである。
【００１３】さらに、図３は図１におけるＸパターン生
成回路１１およびＹパターン生成回路１２の一実施例を
詳細に示したブロック図である。３０はＸ方向の縮小パ
ターンデータを保持するパターンレジスタ、３１はその
パターンレジスタ３０のビット位置を指すパターンポイ
ンタ、３２はパターンポインタ３１が指すパターンレジ
スタ３０のビットを抽出するゲート回路である。同様に
３３はＹ方向の縮小パターンデータを保持するパターン
レジスタ、３４はそのパターンレジスタ３３のビット位
置を指すパターンポインタ、３５はパターンポインタ３
４が指すパターンレジスタ３３のビットを抽出するゲー
ト回路である。
成回路１１およびＹパターン生成回路１２の一実施例を
詳細に示したブロック図である。３０はＸ方向の縮小パ
ターンデータを保持するパターンレジスタ、３１はその
パターンレジスタ３０のビット位置を指すパターンポイ
ンタ、３２はパターンポインタ３１が指すパターンレジ
スタ３０のビットを抽出するゲート回路である。同様に
３３はＹ方向の縮小パターンデータを保持するパターン
レジスタ、３４はそのパターンレジスタ３３のビット位
置を指すパターンポインタ、３５はパターンポインタ３
４が指すパターンレジスタ３３のビットを抽出するゲー
ト回路である。
【００１４】次に、ビデオ画面を縮小する動作について
実際の例を用いて説明する。図４はパターンレジスタ３
０，３３およびパターンポインタ３１，３４のデータ例
を示す。あらかじめ、Ｘのパターンレジスタ３０に１０
１０の４ビットデータが、Ｙのパターンレジスタ３３に
は１１００の４ビットデータが設定されているものとす
る。このように、レジスタのデータ長として４ビットを
用いた理由は単に説明の都合によるもので、実際上はも
っと長いビット長が必要であると思われる。また、Ｘパ
ターン生成回路１１のパターンポインタ３１およびＹパ
ターン生成回路１２のパターンポインタ３４とも最初、
それぞれのパターンレジスタ３０，３３のＭＳＢ（一番
左のビット）を指している。そして、Ｘのパターンポイ
ンタ３１はビデオ信号処理回路１０からの水平方向のサ
ンプリングクロック（ドットクロック）で１ビット右に
移動し、ＬＳＢ（一番右のビット）まで移動したらＭＳ
Ｂに戻る。また、Ｙパターンポインタ３４は、ビデオ信
号処理回路１０からの垂直方向のサンプリングクロック
で１ビット右に移動し、ＬＳＢ（一番右のドット）まで
移動したらＭＳＢに戻る。
実際の例を用いて説明する。図４はパターンレジスタ３
０，３３およびパターンポインタ３１，３４のデータ例
を示す。あらかじめ、Ｘのパターンレジスタ３０に１０
１０の４ビットデータが、Ｙのパターンレジスタ３３に
は１１００の４ビットデータが設定されているものとす
る。このように、レジスタのデータ長として４ビットを
用いた理由は単に説明の都合によるもので、実際上はも
っと長いビット長が必要であると思われる。また、Ｘパ
ターン生成回路１１のパターンポインタ３１およびＹパ
ターン生成回路１２のパターンポインタ３４とも最初、
それぞれのパターンレジスタ３０，３３のＭＳＢ（一番
左のビット）を指している。そして、Ｘのパターンポイ
ンタ３１はビデオ信号処理回路１０からの水平方向のサ
ンプリングクロック（ドットクロック）で１ビット右に
移動し、ＬＳＢ（一番右のビット）まで移動したらＭＳ
Ｂに戻る。また、Ｙパターンポインタ３４は、ビデオ信
号処理回路１０からの垂直方向のサンプリングクロック
で１ビット右に移動し、ＬＳＢ（一番右のドット）まで
移動したらＭＳＢに戻る。
【００１５】まず最初に、ビデオ画面上の第１ラインの
第１ピクセル目の動作について説明する。Ｘのパターン
ポインタ３１が指すパターンレジスタ３０のビットは１
であり、Ｙのパターンポインタ３４が指すパターンレジ
スタ３３のビットは１である。この場合、ゲート制御回
路１３は、ビデオ信号処理回路１０から出力されるピク
セルデータをフレームバッファ１６へ書き込むために、
書き込み信号（制御信号）を生成する。こうすることに
より、フレームバッファ１６内のＸアドレスカウンタ１
４およびＹアドレスカウンタ１５が示すＸＹ座標にピク
セルデータが書き込まれる。その後、Ｘアドレスカウン
タ１４を１進めるために、ビデオ信号処理回路１３から
の水平方向のサンプリングクロックを用いて、Ｘアドレ
スカウンタ１４へカウントアップ信号を送る。そして最
後に、Ｘのパターンポインタ３１を１ビット右に移動さ
せる。
第１ピクセル目の動作について説明する。Ｘのパターン
ポインタ３１が指すパターンレジスタ３０のビットは１
であり、Ｙのパターンポインタ３４が指すパターンレジ
スタ３３のビットは１である。この場合、ゲート制御回
路１３は、ビデオ信号処理回路１０から出力されるピク
セルデータをフレームバッファ１６へ書き込むために、
書き込み信号（制御信号）を生成する。こうすることに
より、フレームバッファ１６内のＸアドレスカウンタ１
４およびＹアドレスカウンタ１５が示すＸＹ座標にピク
セルデータが書き込まれる。その後、Ｘアドレスカウン
タ１４を１進めるために、ビデオ信号処理回路１３から
の水平方向のサンプリングクロックを用いて、Ｘアドレ
スカウンタ１４へカウントアップ信号を送る。そして最
後に、Ｘのパターンポインタ３１を１ビット右に移動さ
せる。
【００１６】次に、ビデオ画面上の第１ラインの第２ピ
クセル目の動作について説明する。Ｘのパターンポイン
タ３１が指すパターンレジスタ３０のビットは０であ
り、Ｙのパターンポインタ３４が指すパターンレジスタ
３３のビットは１である。この場合、ゲート制御回路１
３はビデオ信号処理回路１０から出力されるピクセルデ
ータをフレームバッファ１６へ書き込まないように、書
込み信号を発生しない。また、Ｘアドレスカウンタ１４
へカウントアップ信号も送らない。但し、Ｘのパターン
ポインタ３１は１ビット右に移動させる。
クセル目の動作について説明する。Ｘのパターンポイン
タ３１が指すパターンレジスタ３０のビットは０であ
り、Ｙのパターンポインタ３４が指すパターンレジスタ
３３のビットは１である。この場合、ゲート制御回路１
３はビデオ信号処理回路１０から出力されるピクセルデ
ータをフレームバッファ１６へ書き込まないように、書
込み信号を発生しない。また、Ｘアドレスカウンタ１４
へカウントアップ信号も送らない。但し、Ｘのパターン
ポインタ３１は１ビット右に移動させる。
【００１７】このようにすることにより、Ｘのパターン
ポインタ３１が指すパターンレジスタ３０のビットが１
のときには、ＮＴＳＣ信号から変換されたピクセルデー
タがフレームバッファ１６へ書き込まれる。また、Ｘの
パターンポインタ３１が指すパターンポインタ３０のビ
ットが０のときには、ＮＴＳＣ信号から変換されたピク
セルデータはフレームバッファ１６へ書き込まれずに、
Ｘ方向へ１ドットだけデータが間引かれる。つまり、ビ
デオ画面がＸ方向に縮小されることになる。
ポインタ３１が指すパターンレジスタ３０のビットが１
のときには、ＮＴＳＣ信号から変換されたピクセルデー
タがフレームバッファ１６へ書き込まれる。また、Ｘの
パターンポインタ３１が指すパターンポインタ３０のビ
ットが０のときには、ＮＴＳＣ信号から変換されたピク
セルデータはフレームバッファ１６へ書き込まれずに、
Ｘ方向へ１ドットだけデータが間引かれる。つまり、ビ
デオ画面がＸ方向に縮小されることになる。
【００１８】最後に、ビデオ画面の第３ライン目の動作
について説明する。Ｙのパターンポインタ３４が指すパ
ターンレジスタ３３のビットが０である場合、Ｘのパタ
ーンポインタ３１が指すパターンレジスタ３０のビット
に関係なく、ゲート制御回路１３は以下の処理を行う。
ビデオ信号処理回路１０から出力される１ライン分のピ
クセルデータをフレームバッファ１６へ書き込まないよ
うに、書き込み信号発生を禁止する。この間、ビデオ信
号処理回路１０から出力される該当ライン上のＸ方向の
ピクセルデータはすべて、フレームバッファ１６に書き
込まれることなく捨てられる。
について説明する。Ｙのパターンポインタ３４が指すパ
ターンレジスタ３３のビットが０である場合、Ｘのパタ
ーンポインタ３１が指すパターンレジスタ３０のビット
に関係なく、ゲート制御回路１３は以下の処理を行う。
ビデオ信号処理回路１０から出力される１ライン分のピ
クセルデータをフレームバッファ１６へ書き込まないよ
うに、書き込み信号発生を禁止する。この間、ビデオ信
号処理回路１０から出力される該当ライン上のＸ方向の
ピクセルデータはすべて、フレームバッファ１６に書き
込まれることなく捨てられる。
【００１９】ところで、ゲート制御回路１３はＹのパタ
ーンポインタ３４が指すパターンレジスタ３３のビット
が０のときには、各ラインの処理の最後に次のことを行
う。Ｙアドレスカウンタ１５を１進めるために、ビデオ
信号処理回路１０から出力される垂直方向のサンプリン
グクロックを用いて、Ｙアドレスカウンタ１５へカウン
トアップ信号を送る。そして最後に、Ｙのパターンポイ
ンタ３４を１ビット右へ移動させる。
ーンポインタ３４が指すパターンレジスタ３３のビット
が０のときには、各ラインの処理の最後に次のことを行
う。Ｙアドレスカウンタ１５を１進めるために、ビデオ
信号処理回路１０から出力される垂直方向のサンプリン
グクロックを用いて、Ｙアドレスカウンタ１５へカウン
トアップ信号を送る。そして最後に、Ｙのパターンポイ
ンタ３４を１ビット右へ移動させる。
【００２０】このようにすることにより、Ｙのパターン
ポインタ３４が指すパターンレジスタのビットが１のと
きには、ＮＴＳＣ信号から変換された１ライン分のピク
セルデータがフレームバッファが０のときには、ＮＴＳ
Ｃ信号から変換された１ライン分のピクセルデータはフ
レームバッファヘ書き込まれずに、１ライン分のデータ
が間引かれる。つまり、ビデオ画面がＹ方向に縮小され
ることになる。
ポインタ３４が指すパターンレジスタのビットが１のと
きには、ＮＴＳＣ信号から変換された１ライン分のピク
セルデータがフレームバッファが０のときには、ＮＴＳ
Ｃ信号から変換された１ライン分のピクセルデータはフ
レームバッファヘ書き込まれずに、１ライン分のデータ
が間引かれる。つまり、ビデオ画面がＹ方向に縮小され
ることになる。
【００２１】図５はＸのパターンレジスタ３０およびＹ
のパターンレジスタ３３が図４のように設定されている
状態で、送られてきたビデオ信号をＣＲＴ画面にそのま
まビデオ表示した場合の画面と、縮小してビデオ表示し
た場合の画面の関係を示したものである。この図からわ
かるように、Ｘのパターンレジスタ３０に設定されたデ
ータで０に対応するデータはＣＲＴ画面に表示されな
い。一方、Ｙのパターンレジスタ３３に設定されたデー
タで０に対応する１ライン分のビデオデータもＣＲＴ画
面に表示されない。図５の場合、ＸおよびＹのパターン
レジスタ３０，３３に設定されたデータの０と１の割合
は共に同じであるので、標準のビデオ画面が縦および横
方向にそれぞれ２分の１に縮小されることになる。
のパターンレジスタ３３が図４のように設定されている
状態で、送られてきたビデオ信号をＣＲＴ画面にそのま
まビデオ表示した場合の画面と、縮小してビデオ表示し
た場合の画面の関係を示したものである。この図からわ
かるように、Ｘのパターンレジスタ３０に設定されたデ
ータで０に対応するデータはＣＲＴ画面に表示されな
い。一方、Ｙのパターンレジスタ３３に設定されたデー
タで０に対応する１ライン分のビデオデータもＣＲＴ画
面に表示されない。図５の場合、ＸおよびＹのパターン
レジスタ３０，３３に設定されたデータの０と１の割合
は共に同じであるので、標準のビデオ画面が縦および横
方向にそれぞれ２分の１に縮小されることになる。
【００２２】
【発明の効果】以上のように、本発明によれば、Ｘパタ
ーン生成回路とＹパターン生成回路を用いることによ
り、実時間でビデオ画面の縮小表示を行うことが可能で
ある。
ーン生成回路とＹパターン生成回路を用いることによ
り、実時間でビデオ画面の縮小表示を行うことが可能で
ある。
【００２３】また、縮小のためのパターンデータを変え
ることにより、ＸおよびＹ方向それぞれ独立に任意の縮
小率でビデオ画面を縮小表示できる。
ることにより、ＸおよびＹ方向それぞれ独立に任意の縮
小率でビデオ画面を縮小表示できる。
【図１】本発明の一実施例に係るビデオ表示装置のブロ
ック図である。
ック図である。
【図２】本発明の一実施例に係るビデオ表示装置のビデ
オ信号処理回路の詳細なブロック図である。
オ信号処理回路の詳細なブロック図である。
【図３】本発明の一実施例に係るビデオ表示装置のＸパ
ターン生成回路およびＹパターン生成回路の詳細なブロ
ック図である。
ターン生成回路およびＹパターン生成回路の詳細なブロ
ック図である。
【図４】本発明の一実施例においてＸおよびＹのパター
ンレジスタに設定されたデータと、ＸおよびＹのパター
ンポインタの動作の関係を示す説明図である。
ンレジスタに設定されたデータと、ＸおよびＹのパター
ンポインタの動作の関係を示す説明図である。
【図５】本発明の一実施例において標準のビデオ表示画
面と、縮小された場合のビデオ表示画面の関係を示す説
明図である。
面と、縮小された場合のビデオ表示画面の関係を示す説
明図である。
１０ ビデオ信号処理回路
１１ Ｘパターン生成回路
１２ Ｙパターン生成回路
１３ ゲート制御回路
１４ Ｘアドレスカウンタ
１５ Ｙアドレスカウンタ
１６ フレームバッファ
１７ ＣＲＴ
２０ 同期分離回路
２１ ＰＬＬ回路
２２ マスタクロック
２３ ＲＧＢ変換回路
２４ Ａ／Ｄコンバータ
３０ Ｘパターンレジスタ
３１ Ｘパターンポインタ
３２ Ｘゲート回路
３３ Ｙパターンレジスタ
３４ Ｙパターンポインタ
３５ Ｙゲート回路
Claims (2)
- 【請求項１】 ビデオ信号のデータを任意の解像度のデ
ィスプレイ画面に表示するためにＮＴＳＣ信号からＲＧ
Ｂのピクセルデータに順次変換すると共にそのデータの
サンプリングクロックを生成するビデオ信号処理回路
と、このビデオ信号処理回路から出力されるピクセルデ
ータをＸ方向に間引くためのパターンデータを生成する
Ｘパターン生成回路と、同様にＹ方向に間引くためのパ
ターンデータを生成するＹパターン生成回路と、これら
Ｘパターン生成回路およびＹパターン生成回路からのデ
ータを基に上記ビデオ信号処理回路からのサンプリング
クロックのタイミングでピクセルデータを書き込むか否
かの判定を行うゲート制御回路と、ピクセルデータを描
画すべきＸアドレスを生成するＸアドレスカウンタと、
同様にＹアドレスを生成するＹアドレスカウンタと、生
成されたピクセルデータを記憶するフレームバッファを
備えたことを特徴とするビデオ表示装置。 - 【請求項２】 請求項１記載のビデオ表示装置におい
て、上記Ｘパターン生成回路およびＹパターン生成回路
は、パターンデータを保持するパターンレジスタと、こ
のパターンレジスタの中のビット位置を指すパターンポ
インタと、上記パターンポインタが指すパターンレジス
タ中のビットを抽出するゲート回路を備えたことを特徴
とするビデオ表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212699A JPH0535248A (ja) | 1991-07-30 | 1991-07-30 | ビデオ表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3212699A JPH0535248A (ja) | 1991-07-30 | 1991-07-30 | ビデオ表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535248A true JPH0535248A (ja) | 1993-02-12 |
Family
ID=16626966
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3212699A Pending JPH0535248A (ja) | 1991-07-30 | 1991-07-30 | ビデオ表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535248A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191660A (ja) * | 1993-11-12 | 1995-07-28 | Internatl Business Mach Corp <Ibm> | ビデオ情報を処理するための装置、方法および回路構成 |
| JPH08171383A (ja) * | 1994-12-20 | 1996-07-02 | Nec Corp | 縮小表示回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01188077A (ja) * | 1988-01-21 | 1989-07-27 | Seiko Epson Corp | 画像処理装置 |
-
1991
- 1991-07-30 JP JP3212699A patent/JPH0535248A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01188077A (ja) * | 1988-01-21 | 1989-07-27 | Seiko Epson Corp | 画像処理装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191660A (ja) * | 1993-11-12 | 1995-07-28 | Internatl Business Mach Corp <Ibm> | ビデオ情報を処理するための装置、方法および回路構成 |
| JPH08171383A (ja) * | 1994-12-20 | 1996-07-02 | Nec Corp | 縮小表示回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5257348A (en) | Apparatus for storing data both video and graphics signals in a single frame buffer | |
| US5119082A (en) | Color television window expansion and overscan correction for high-resolution raster graphics displays | |
| JP3562049B2 (ja) | 映像表示方法および装置 | |
| KR100246088B1 (ko) | 화소수변환장치 | |
| JPS587183A (ja) | ビデオ信号変換装置 | |
| JP2650186B2 (ja) | 静止画映像信号処理装置 | |
| JPH02250585A (ja) | デジタルｔｖとグラフイクス表示装置とのインターフエイス装置 | |
| JPH0535248A (ja) | ビデオ表示装置 | |
| JP2593427B2 (ja) | 画像処理装置 | |
| JPS62239672A (ja) | 表示方法 | |
| JPH09247574A (ja) | 走査線変換装置 | |
| JP2692593B2 (ja) | カラー画像信号の処理装置 | |
| JPS63196933A (ja) | ビデオウインドウ制御方式 | |
| JP4089590B2 (ja) | 映像表示方法 | |
| JPH05173530A (ja) | 多入力映像信号表示装置 | |
| JPH0759004A (ja) | 多画面表示装置 | |
| JP3855988B2 (ja) | 映像表示方法 | |
| JPH0370288A (ja) | スキャンコンバータ | |
| JPS5917587A (ja) | Ｃｒｔ表示装置の制御方式 | |
| JPH04261589A (ja) | グラフィック表示装置 | |
| JPH06308927A (ja) | 表示装置 | |
| JPH0876731A (ja) | フレームメモリ書込制御回路およびその方法 | |
| JPS6382180A (ja) | 映像信号変換装置 | |
| JPH07154750A (ja) | ビデオ信号のフォーマット変換回路 | |
| JPH01261085A (ja) | 画像拡大表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040604 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060623 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060704 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20060825 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20070109 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070207 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20070315 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20070410 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070419 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20100427 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20110427 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20130427 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140427 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |