JPH07154750A - ビデオ信号のフォーマット変換回路 - Google Patents

Abstract

(57)【要約】 【目的】 ビデオ信号をダウンコンバートする変換回路
を、小型化・低価格化する。 【構成】 データの書き込み及び読み出しの許可・禁止
を外部から制御できるとともに、デュアルポート形式の
フィールドメモリ３を設ける。第２のビデオ信号よりも
水平走査線数及び画素数の多いフォーマットの第１のビ
デオ信号を、フィールドメモリ３に入力データとして供
給する。第１のビデオ信号による有効画面のうち、第２
のビデオ信号による有効画面となるエリアの期間のみ、
フィールドメモリ３への第１のビデオ信号の書き込みを
許可する。フィールドメモリ３から、これに書き込まれ
ているデータを、第２のビデオ信号の同期速度で読み出
す。この読み出したデータを第２のビデオ信号として取
り出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、ビデオ信号のフォー
マット変換回路に関する。

【０００２】

【従来の技術】水平走査線数及び画素数の多いフォーマ
ットのビデオ信号を、少ないフォーマットのビデオ信号
にフォーマット変換（ダウンコンバート）する場合、一
般に、次のの場合と、の場合とがある。

【０００３】 変換前と変換後とで、画面の縦横比が
変化しない場合 これは、例えばＰＡＬ方式のビデオ信号を、ＮＴＳＣ方
式のビデオ信号に変換する場合が該当する。水平走査線
数は、ＰＡＬ方式では625本、ＮＴＳＣ方式では525本で
あるから、変換前のビデオ信号の複数の画素データか
ら、変換後のビデオ信号の１つの画素データを、補間計
算により作成することになる。

【０００４】 変換前と変換後とで、画面の縦横比が
変化する場合 これは、例えばハイビジョン方式のビデオ信号をＮＴＳ
Ｃ方式のビデオ信号に変換する場合が該当する。この場
合には、変換前のビデオ信号の一部、例えば画面の左右
に対応する部分を切り捨てるなどの処理を行うことにな
る。

【０００５】

【発明が解決しようとする課題】上記のようなフォーマ
ット変換を行う場合、どの変換回路も、メモリ回路と、
アドレス制御回路との組み合わせにより構成し、そのメ
モリ回路は汎用のＲＡＭにより構成するのが一般的であ
る。

【０００６】これは、変換前のビデオ信号の画素データ
をすべてメモリ回路に書き込み、その後、変換後のビデ
オ信号に必要な画素データだけを自由に読み出す必要が
あるからである。つまり、ビデオ信号のランダムアクセ
スを可能にする必要があるからである。

【０００７】しかし、そのように構成すると、使用する
素子の数が多くなり、小型で安価な変換回路を実現でき
なくなってしまう。また、の場合には、動画処理のた
めに、高速の計算回路が必要になり、この点からも高価
になってしまう。

【０００８】この発明は、このような問題点を解決しよ
うとするものである。

【０００９】

【課題を解決するための手段】今、フォーマット変換前
のビデオ信号による有効画面が、図１Ａにおいて、符号
SCRN1で示されるとする。また、フォーマット変換後の
ビデオ信号による有効画面が、図１Ｃにおいて、符号SC
RN2で示され、Ｌ1〜Ｌnはその水平走査線であるとす
る。

【００１０】すると、この発明においては、変換前の有
効画面SCRN1のうち、あるエリアWNDWの水平走査線が、
変換後の有効画面SCRN2の水平走査線Ｌ1〜Ｌnと、１対
１で対応するとすれば、そのエリアWNDWのビデオ信号
を、変換後のビデオ信号として取り出すものである。

【００１１】そして、その場合、図１Ｂに示すように、
エリアWNDWの画像データだけを、変換前のビデオ信号の
同期速度で、フィールドメモリに順に書き込むととも
に、この書き込まれた画像データを、変換後のビデオ信
号の同期速度で順に読み出すことにより、変換後のビデ
オ信号を得るものである。

【００１２】すなわち、この発明においては、各部の参
照符号を後述の実施例に対応させると、水平走査線数及
び画素数の多いフォーマットの第１のビデオ信号ＳD1
を、少ないフォーマットの第２のビデオ信号ＳD2に変換
するフォーマット変換回路において、フィールドメモリ
３を設ける。そして、このフィールドメモリ３は、デー
タの書き込みと、読み出しとが、それぞれ独立のクロッ
ク周波数でも動作するとともに、データの書き込み及び
読み出しの許可・禁止が外部から制御されるメモリとさ
れ、第１のビデオ信号ＳD1を、フィールドメモリ３に入
力データとして供給するとともに、第１のビデオ信号Ｓ
D1による有効画面SCRN1のうち、第２のビデオ信号ＳD2
による有効画面SCRN2となるエリアWNDWの期間のみ、フ
ィールドメモリ３への第１のビデオ信号ＳD1の書き込み
を許可し、フィールドメモリ３から、これに書き込まれ
ているデータを、第２のビデオ信号ＳD2の同期速度で読
み出し、この読み出したデータを第２のビデオ信号ＳD2
として取り出すようにしたものである。

【００１３】

【作用】第１のビデオ信号ＳD1による有効画面SCRN1の
うち、所定のエリアWNDWの画像データが、フィールドメ
モリ３に書き込まれる。そして、この書き込まれた画像
データが、第２のビデオ信号ＳD2として読み出される。

【００１４】

【実施例】図２に示す例においては、ＰＡＬ方式におけ
る輝度信号を、ＮＴＳＣ方式における輝度信号（ＲＳ-
１７０方式の輝度信号）に変換する場合である。

【００１５】すなわち、図２において、１は、ＰＡＬ方
式におけるアナログの輝度信号ＳA1が供給される入力端
子、２は例えば１サンプルが８ビットのＡ／Ｄコンバー
タ、３はフィールドメモリ（メモリ回路）、４はＤ／Ａ
コンバータ、６はＮＴＳＣ方式におけるアナログ輝度信
号ＳA2が出力される出力端子である。

【００１６】この場合、フィールドメモリ３は、デュア
ルポート形式とされてデータの書き込みと、読み出しと
を、それぞれ独立のクロック周波数で行うことができ、
かつ、その書き込み及び読み出しの許可・禁止を任意に
制御できるメモリとされている。

【００１７】図４は、そのようなフィールドメモリ３の
一例を示すもので、このメモリ３は、図示の部分が１チ
ップＩＣ化されている（ＩＣ化されているので、図４
は、メモリ３の内部回路を機能を中心にして等価的に示
している）。そして、このメモリ３において、３１はそ
のメモリ本体（メモリセル）で、これは例えば960番地
×306番地の容量を有する。

【００１８】また、３２は入力バッファで、この入力バ
ッファ３２は、図示はしないが、60サンプル分の容量を
有するシフトレジスタ及びデータレジスタにより構成さ
れ、データ入力端子ＤINと、メモリ本体３１との間に接
続されている。そして、この入力バッファ３２には、書
き込み許可端子WE及び書き込みクロック端子CKWが接続
され、WE＝“Ｈ”のときのみ、端子ＤINのデータの書き
込みが許可され、WE＝“Ｌ”のときには、データが供給
されても、そのデータは無視される（捨てられる）。

【００１９】さらに、３３は出力バッファで、この出力
バッファ３３は、図示はしないが、60サンプル分のデー
タレジスタ及びシフトレジスタにより構成され、メモリ
本体３１とデータ出力端子ＤOUTとの間に接続されてい
る。そして、この出力バッファ３３には、読み出し許可
端子OE及び読み出しクロック端子CKRが接続され、OE＝
“Ｈ”のときのみ、バッファ３３のデータが端子ＤOUT
に出力され、OE＝“Ｌ”のときには、端子ＤOUTはハイ
インピーダンスとなる。

【００２０】また、３４は書き込み用のアドレスカウン
タ、３５は読み出し用のアドレスカウンタで、これらカ
ウンタ３４、３５には、クリア端子VCLR1、VCLR2が接続
される。そして、カウンタ３４のカウント出力が、メモ
リ本体３１にその書き込みアドレス信号として供給さ
れ、カウンタ３５のカウント出力が、メモリ本体３１に
その読み出しアドレス信号として供給される。

【００２１】さらに、３６は転送制御回路で、この制御
回路３６により各回路の動作、特に、アドレスカウンタ
３４、３５のカウント、バッファ３２、３３とメモリ本
体３１との間のデータの転送が制御される。

【００２２】したがって、VCLR1＝“Ｈ”にすると、カ
ウンタ３４はクリアされる。そして、WE＝“Ｈ”の状態
になると、端子ＤINの入力データが、端子CKWの書き込
みクロック信号の速度で１サンプル分ずつ入力バッファ
３２に取り込まれ、さらに、メモリ本体３１に転送され
て書き込まれる。

【００２３】なお、このとき、書き込みカウンタ３４の
カウントが、メモリ本体３１へのデータ転送に同期して
インクリメントされ、したがって、メモリ本体３１の書
き込みアドレスが順にインクリメントされていく。この
結果、入力バッファ３２のデータは、メモリ本体３１に
アドレス順に書き込まれていく。

【００２４】しかし、クロック信号や入力データが供給
されていても、WE＝“Ｌ”の状態では、入力バッファ３
２へのデータの書き込み、バッファ３２からメモリ本体
３１へのデータの転送、カウンタ３４のカウントなどは
禁止される。

【００２５】したがって、WE＝“Ｈ”あるいはWE＝
“Ｌ”にすることにより、入力データを間引いてメモリ
本体３１に書き込むことができることになる。また、そ
の書き込みは、入力データの１サンプルを単位として直
列に行われることになる。

【００２６】同様に、VCLR2＝“Ｈ”にすると、カウン
タ３５はクリアされる。そして、OE＝“Ｈ”の状態にな
ると、メモリ本体３１のデータが、読み出されて出力バ
ッファ３３に転送され、さらに、端子CKRの読み出しク
ロック信号の速度で１サンプル分ずつ端子ＤOUTに出力
される。

【００２７】なお、このとき、読み出しカウンタ３５の
カウントが、メモリ本体３１からのデータ転送に同期し
てインクリメントされ、したがって、メモリ本体３１の
読み出しアドレスが順にインクリメントされていく。こ
の結果、出力バッファ３５のデータは、メモリ本体３１
からアドレス順に読み出されたものとなる。

【００２８】しかし、クロック信号が供給されていて
も、OE＝“Ｌ”の状態では、カウンタ３５のカウント、
メモリ本体３１からバッファ３３へのデータの転送、出
力バッファ３３からのデータの出力などは禁止される。

【００２９】したがって、OE＝“Ｈ”あるいはOE＝
“Ｌ”にすることにより、メモリ３に書き込まれている
データを、間欠的に読み出すことができることになる。
また、その読み出しは、データの１サンプルを単位とし
て直列に行われることになる。

【００３０】なお、以上のような機能のフィールドメモ
リ３として、本出願人が製造・販売している汎用のフィ
ールドメモリ「ＣＸＫ１２０６Ｍ」を使用することがで
きる。ただし、実際には、このフィールドメモリは、１
番地につき４ビットの容量なので、１サンプルが８ビッ
トのデータを処理する場合には、２つのメモリを並列に
使用して１番地につき８ビットにする必要がある。

【００３１】さらに、７は同期分離回路、８はフォーマ
ット変換前の輝度信号ＳA1に同期した各種の信号を形成
する書き込み用信号形成回路、９はフォーマット変換後
の輝度信号ＳA2に同期した各種の信号を形成する読み出
し用信号形成回路である。

【００３２】そして、ＰＡＬ方式におけるアナログ輝度
信号ＳA1が、入力端子１を通じてＡ／Ｄコンバータ２に
供給されるとともに、その輝度信号ＳA1が、同期分離回
路７に供給されて水平及び垂直同期パルスが取り出さ
れ、これら同期パルスが、形成回路８に供給されて所定
の周波数のクロック信号CKW1が形成され、このクロック
信号CKW1がＡ／Ｄコンバータ２に供給される。

【００３３】こうして、コンバータ２において、これに
供給されたアナログ輝度信号ＳA1は、１サンプルが８ビ
ットのデジタルの輝度信号ＳD1に変換され、この輝度信
号ＳD1が、メモリ３の入力端子ＤINに供給される。

【００３４】また、形成回路３において、図３に示すよ
うに、（ＮＴＳＣ信号ＳA2による有効画面SCRN2とな
る）エリアWNDWの垂直走査期間に“Ｈ”となる垂直ウィ
ンドウパルスVWINと、エリアWNDWの水平方向に対応する
期間に“Ｈ”となる水平ウィンドウパルスHWINとが形成
されるとともに、これらパルスVWIN、HWINがアンド処理
され、エリアWNDWの走査期間にのみ“Ｈ”となるウィン
ドウパルスWIN1が形成され、このパルスWIN1がメモリ３
の書き込み許可端子WEに供給される。

【００３５】さらに、形成回路８からのクロック信号CK
W1がメモリ３の書き込みクロック端子CKWに供給され
る。また、形成回路８において、輝度信号ＳA1における
走査位置が、エリアWNDWの走査開始位置（図における左
上の頂点位置）の時点のときに、パルスCLR1が形成さ
れ、このパルスCLR1が、メモリ３のクリア端子VCLR1に
供給される。

【００３６】したがって、メモリ３においては、デジタ
ル輝度信号ＳD1のうち、エリアWNDWに対応する画像デー
タが、１サンプル分づつメモリ３に書き込まれていく。
そして、この場合、その書き込みは、図１Ｂに示すよう
に、メモリ３の先頭アドレスから１サンプル分ずつ、ア
ドレス順に、かつ、アドレスが連続するように書き込ま
れていく。また、この書き込み動作は、輝度信号ＳD1の
１フィールド期間を単位として、１フィールド期間ごと
に繰り返される。

【００３７】さらに、形成回路９において、変換後のア
ナログ輝度信号ＳA2の同期信号に同期した所定の周波数
のクロック信号CKR2が形成され、このクロック信号CKR2
がメモリ３の読み出しクロック端子CKRに供給される。

【００３８】また、形成回路９において、変換後のアナ
ログ輝度信号ＳA2に対応したフィールド周波数のパルス
CLR2が形成され、このパルスCLR2が、メモリ３のクリア
端子VCLR2に供給される。さらに、変換後のアナログ輝
度信号ＳA2に対応した有効画面SCRN2（図１Ｃ）の走査
期間に“Ｈ”となるパルスWIN2が形成され、このパルス
WIN2がメモリ３の読み出し許可端子OEに供給される。

【００３９】したがって、メモリ３においては、これに
書き込まれたデジタル輝度信号ＳD2（エリアWNDWに対応
する画像データ）が、図１Ｂに示すように、メモリ３の
先頭アドレスから１サンプル分ずつ、アドレス順に読み
出されてくる。ただし、この場合、その読み出しは、変
換後の有効画面SCRN2に対応する期間（OE＝“Ｈ”の期
間）だけ行われる。また、この読み出しは、パルスCLR2
の周期、すなわち、変換後の輝度信号ＳA2の１フィール
ド期間を単位として繰り返される。

【００４０】したがって、メモリ３からは、フォーマッ
ト変換されたＮＴＳＣ方式におけるデジタル輝度信号Ｓ
D2が得られることになる。

【００４１】そこで、この信号ＳD2が、Ｄ／Ａコンバー
タ４に供給されるとともに、形成回路９からＤ／Ａコン
バータ４にクロック信号CKR2が供給されて信号ＳD2はＮ
ＴＳＣ方式におけるアナログ輝度信号ＳA2にＤ／Ａ変換
される。そして、この信号ＳA2が合成回路５に供給され
るとともに、形成回路９において、ＮＴＳＣ方式におけ
る垂直及び水平同期パルスが形成され、この同期パルス
が合成回路５に供給される。こうして、合成回路５にお
いて、輝度信号ＳA2に同期パルスが付加され、出力端子
６に、ＮＴＳＣ方式におけるアナログ輝度信号ＳA2が取
り出される。

【００４２】こうして、ＰＡＬ方式における輝度信号Ｓ
A1をＮＴＳＣ方式における輝度信号ＳA2にフォーマット
変換することができるが、この場合、上述のフォーマッ
ト変換回路によれば、フィールドメモリ３として、量産
されている汎用のフィールドメモリを使用することがで
き、特殊な回路や多数の素子などを必要としないので、
小型で安価にすることができる。

【００４３】また、形成回路８は、メモリ３への書き込
みを制御するための信号を形成するだけであり、形成回
路９も、フィールドメモリ３と一緒に各種の画像処理な
どに使用されている形成回路をそのまま使用できるの
で、この点からも安価である。

【００４４】さらに、ウィンドウパルスVWIN、HWINの位
相を変更することにより、変換前の有効画面SCRN1にお
けるエリアWNDWの位置を、自由に変更することができ、
したがって、有効画面SCRN1のうちの任意のエリアを、
変換後のビデオ信号として取り出すことができる。ま
た、メモリ３への書き込みないし読み出しを変更だけ
で、各種のフォーマットのビデオ信号に対応することが
できる。

【００４５】ところで、上述の実施例や図１の説明から
も明らかなように、この発明においては、変換前の有効
画面SCRN2のうちの所定のエリアWNDWを、変換後のビデ
オ信号ＳA2による有効画面SCRN2とするものである。

【００４６】そこで、図５に示す例においては、変換前
の有効画面SCRN2のうち、どのエリアが、変換後の有効
画面SCRN2となるのか、あるいは変換前の有効画面SCRN2
と変換後の有効画面SCRN2との位置関係がどうであるか
を、容易に知ることができるようにした場合である。

【００４７】すなわち、入力端子１からの輝度信号ＳA2
が、合成回路１１に供給されるとともに、形成回路８に
おいて、有効画面SCRN2に対するエリアWNDWの境界線あ
るいは外枠の位置で“Ｈ”となるパルスＰFRMが形成さ
れ、このパルスＰFRMが合成回路１１にスーパーインポ
ーズ信号として供給される。そして、この合成回路１１
の出力信号ＳA1が、ＰＡＬ方式のモニタ受像機１２に供
給される。

【００４８】したがって、図６に示すように、受像機１
２の画面には、輝度信号ＳA2により変換前の画像が表示
されるとともに、パルスＰFRMにより、変換後の有効画
面SCRN2となるエリアWNDWを囲んで枠FRMがスーパーイン
ポーズ表示される。したがって、変換前の有効画面SCRN
2のうち、どのエリアが、変換後の有効画面SCRN2となる
のか、あるいは変換前の有効画面SCRN2と変換後の有効
画面SCRN2との位置関係がどうであるかを、容易に知る
ことができる。

【００４９】ところで、上述のフォーマット変換回路に
よれば、形成回路８から出力されるウィンドウパルスWI
N1などを変更すれば、例えばハイビジョン方式のビデオ
信号をＮＴＳＣ方式のビデオ信号に変換することもでき
る。

【００５０】ところが、ハイビジョン方式のビデオ信号
のデータレイトは、ほぼ13.5ｎ秒／１サンプルであるの
に対し、商品化されている汎用のフィールドメモリ３
は、アクセスタイムが50ｎ秒程度である。したがって、
メモリ３として、汎用のフィールドメモリは使用できな
いことになり、高速のフィールドメモリが必要となる。
しかし、現状では、そのようなフィールドメモリは商品
化されていない。

【００５１】そこで、図７は、商品化されている汎用の
フィールドメモリを使用してハイビジョン方式における
輝度信号を、ＮＴＳＣ方式における輝度信号に変換する
回路の一例を示す。

【００５２】すなわち、メモリ３と同様のメモリ３Ａ〜
３Ｄが設けられる。そして、Ａ／Ｄコンバータ２と、メ
モリ３Ａ〜３Ｄとの間に、スイッチ回路（デマルチプレ
クサ）２１が設けられるとともに、形成回路８からクロ
ック信号CKW1の速度で変化する制御信号がスイッチ回路
２１に供給され、Ａ／Ｄコンバータ２からのデジタル輝
度信号ＳD1は、メモリ３Ａ〜３Ｄに１サンプル分ずつ順
に循環式に供給される。

【００５３】また、形成回路８において、書き込み用の
各信号WIN1、CLR1が形成されるが、これら信号は、輝度
信号ＳA1の１フィールド期間おきに形成される。さら
に、信号CLR1はそのままメモリ３Ａ〜３Ｄに供給される
が、信号WIN1、CKW1は、スイッチ回路２２を通じてメモ
リ３Ａ〜３Ｄに、デジタル輝度信号ＳD1の1/4の速度で
順に循環式に供給される。

【００５４】したがって、Ａ／Ｄコンバータ２からのデ
ジタル輝度信号ＳD1のうち、例えば奇数フィールド期間
のエリアWNDWに対応する画像データが、メモリ３Ａ〜３
Ｄに１サンプル分ずつ順に循環式に書き込まれる。

【００５５】さらに、形成回路９において、読み出し用
の各信号CKR2、CLR2、WIN2が形成されるが、信号CLR2は
１フレーム期間ごとに形成されてメモリ３Ａ〜３Ｄに供
給され、信号WIN2、CKW2は、スイッチ回路２３を通じて
メモリ３Ａ〜３Ｄに、変換後のデジタル輝度信号ＳD2の
1/4の速度で順に循環式に供給される。

【００５６】したがって、メモリ３Ａ〜３Ｄからは、デ
ジタル輝度信号ＳD1のうち、例えば奇数フィールド期間
のエリアWNDWに対応する画像データが、１サンプル分ず
つ順に循環式に読み出されてくる。

【００５７】そして、このメモリ３Ａ〜３Ｄから読み出
された画像データがスイッチ回路（マルチプレクサ）２
４に供給され、スイッチ回路２４からは連続したデジタ
ル信号、すなわち、デジタル輝度信号ＳD2が取り出され
る。そして、このデジタル輝度信号ＳD2は、Ｄ／Ａコン
バータ４においてアナログ輝度信号ＳA2にＡ／Ｄ変換さ
れ、さらに、合成回路５において同期パルスが付加さ
れ、端子６にＮＴＳＣ方式における輝度信号ＳA2が出力
される。

【００５８】そして、この例においては、変換前のビデ
オ信号がハイビジョン方式における輝度信号ＳA1であっ
て、そのデータレイトが13.5ｎ秒／１サンプルと高くて
も、Ａ／Ｄ変換後のデジタル輝度信号ＳD1の画像データ
は、スイッチ回路１１によりメモリ３Ａ〜３Ｄに１サン
プル分ずつ順に分配しているので、メモリ３Ａ〜３Ｄか
ら見たデータレイトは、54ｎ秒／１サンプル（＝13.5ｎ
秒×４／１サンプル）となる。

【００５９】したがって、メモリ３Ａ〜３Ｄとして、ア
クセスタイムが50ｎ秒程度の汎用のフィールドメモリを
使用することができ、ハイビジョン方式のビデオ信号か
らのフォーマット変換回路を、安価に提供することがで
きる。

【００６０】この結果、現状では、普及途上であるハイ
ビジョン規格を採用したビデオ機器を、他の規格の装置
と組み合わせて使用することができ、応用範囲を拡大す
ることができる。

【００６１】また、フォーマット変換するとき、変換前
のハイビジョン方式における輝度信号ＳA1のうち、１つ
おきのフィールド期間の画像データだけを使用している
ので、562.5本（＝1125本／２）からＮＴＳＣ方式にお
ける有効画面SCRN2となる約500本分の画像データを得る
ことになり、変換前の有効画面SCRN1のうち、切り捨て
なければならない上下部分を、少なくすることができ
る。

【００６２】さらに、メモリ３Ａ〜３Ｄへの書き込みを
変更することにより、他の高品位な方式のビデオ信号を
始めとして各種のビデオ信号に対応することができる。
また、メモリ３Ａ〜３Ｄからの読み出しを変更すること
によりＰＡＬ方式など各種のビデオ信号に対応すること
もできる。

【００６３】なお、上述においては、簡単のため、フォ
ーマット変換されるビデオ信号を輝度信号としたもので
あり、３原色信号、あるいは輝度信号及び赤・青の色差
信号をフォーマット変換する場合には、回路１〜６の信
号ラインを３チャンネル設け、各信号について、上述の
変換処理を行えばよい。

【００６４】また、コンポジットビデオ信号の場合に
は、クロック周波数を、変換前及び変換後のビデオ信号
の色副搬送波周波数の例えば４倍にするとともに、変換
前あるいは変換後の搬送色信号の基準位相を、目的とす
るフォーマットにおける基準位相に変換すればよい。

【００６５】

【発明の効果】この発明によれば、フィールドメモリ３
として、量産されている汎用のフィールドメモリを使用
することができ、特殊な回路や多数の素子などを必要と
しないので、小型で安価にすることができる。

【００６６】また、形成回路８は、メモリ３への書き込
みを制御するための信号を形成するだけであり、形成回
路９も、フィールドメモリ３と一緒に各種の画像処理な
どに使用されている形成回路をそのまま使用できるの
で、この点からも安価である。

【００６７】さらに、ウィンドウパルスVWIN、HWINの位
相を変更することにより、有効画面SCRN1のうちの任意
のエリアを、変換後のビデオ信号として取り出すことが
できる。また、メモリ３への書き込みないし読み出しを
変更だけで、各種のフォーマットのビデオ信号に対応す
ることができる。

【００６８】また、アクセスタイムが50ｎ秒程度の汎用
のフィールドメモリを使用することができ、ハイビジョ
ン方式のビデオ信号からのフォーマット変換回路を、安
価に提供することができる。この結果、現状では、普及
途上であるハイビジョン規格を採用したビデオ機器を、
他の規格の装置と組み合わせて使用することができ、応
用範囲を拡大することができる。

【００６９】さらに、メモリ３への書き込みないし読み
出しを変更することにより、各種のビデオ信号に対応す
ることができる。また、フォーマット変換するとき、変
換前のハイビジョン方式における輝度信号ＳA1のうち、
１つおきのフィールド期間の画像データだけを使用して
いるので、変換前の有効画面SCRN1のうち、切り捨てな
ければならない上下部分を、少なくすることができる。

【図面の簡単な説明】

【図１】この発明の動作を説明するための図である。

【図２】この発明の一例を示す系統図である。

【図３】図１の回路の動作を説明するための図である。

【図４】フィールドメモリの一例を示す等価回路図であ
る。

【図５】この発明の他の例を示す系統図である。

【図６】図５の回路の動作を説明するための図である。

【図７】この発明の他の例を示す系統図である。

【符号の説明】

１ 変換前のビデオ信号の入力端子 ２ Ａ／Ｄコンバータ ３ フィールドメモリ ４ Ｄ／Ａコンバータ ６ 変換後のビデオ信号の出力端子 ７ 同期分離回路 ８ 書き込み用信号形成回路 ９ 読み出し用信号形成回路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 水平走査線数及び画素数の多いフォーマ
   ットの第１のビデオ信号を、少ないフォーマットの第２
   のビデオ信号に変換するフォーマット変換回路におい
   て、 フィールドメモリを有し、 このフィールドメモリは、データの書き込みと、読み出
   しとが、それぞれ独立のクロック周波数でも動作すると
   ともに、 上記データの書き込み及び読み出しの許可・禁止が外部
   から制御されるメモリとされ、 上記第１のビデオ信号を、上記フィールドメモリに入力
   データとして供給するとともに、 上記第１のビデオ信号による有効画面のうち、上記第２
   のビデオ信号による有効画面となるエリアの期間のみ、
   上記フィールドメモリへの上記第１のビデオ信号の書き
   込みを許可し、 上記フィールドメモリから、これに書き込まれているデ
   ータを、上記第２のビデオ信号の同期速度で読み出し、 この読み出したデータを上記第２のビデオ信号として取
   り出すようにしたビデオ信号のフォーマット変換回路。
2. 【請求項２】 請求項１に記載のビデオ信号のフォーマ
   ット変換回路において、 上記フィールドメモリが１チップＩＣ化されているビデ
   オ信号のフォーマット変換回路。
3. 【請求項３】 請求項１あるいは請求項２に記載のビデ
   オ信号のフォーマット変換回路において、 上記エリアの境界を示す信号を、上記第１のビデオ信号
   に合成し、 この合成結果の第１のビデオ信号を、モニタ用として出
   力するようにしたビデオ信号のフォーマット変換回路。
4. 【請求項４】 請求項１、請求項２あるいは請求項３に
   記載のビデオ信号のフォーマット変換回路において、 上記フィールドメモリを複数Ｎ個有し、 上記第１のビデオ信号による有効画面のうち、上記第２
   のビデオ信号による有効画面となるエリアの期間のみ、
   上記フィールドメモリへの上記第１のビデオ信号の書き
   込みを許可するとともに、 この許可を、上記Ｎ個のフィールドメモリに対して、上
   記第１のビデオ信号の１サンプル分ごとに順に、かつ、
   循環式に行い、 上記フィールドメモリから、これに書き込まれているデ
   ータを、上記第２のビデオ信号の同期速度の１／Ｎの速
   度で読み出すとともに、 この読み出しを、上記Ｎ個のフィールドメモリに対し
   て、１サンプル分ずつ順に、かつ、循環式に行い、 この読み出したデータを合成して上記第２のビデオ信号
   として取り出すようにしたビデオ信号のフォーマット変
   換回路。