JP2000137468A

JP2000137468A - 映像信号周波数変換装置

Info

Publication number: JP2000137468A
Application number: JP10311088A
Authority: JP
Inventors: Shunichi Nakamura; 俊一中村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-10-30
Filing date: 1998-10-30
Publication date: 2000-05-16
Anticipated expiration: 2018-10-30
Also published as: JP3909965B2

Abstract

(57)【要約】【課題】従来のフレームメモリを用いた周波数変換装
置は高価であり、また映像信号とクロック信号を含んだ
デジタル信号で接続し、かつ２系統以上を並列動作させ
た場合にクロック間の位相差があり、データ誤りする問
題点があった。【解決手段】ＦＩＦＯ２を用いたラインメモリ構成の
映像蓄積手段を備え、水平帰線期間も含めてデジタル映
像信号Ｓ3が映像表示装置９に読み出されることにより
映像信号の周波数を変換する。また、ＦＩＦＯ２の容量
は１水平有効期間よりも小さい容量であっても、データ
誤りをなくすことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、映像表示装置に
入力されるデジタル映像信号の周波数を変換して、低減
された信号周波数で出力する映像信号周波数変換装置に
関する。

【０００２】

【従来の技術】近年、映像表示装置のデジタル化が進
み、それに伴って入力映像信号の周波数を映像表示装置
の周波数に変換する技術が必要になった。これは、映像
表示装置への入力映像信号の解像度が高くなり、解像度
とともに映像周波数も高くなってきているからである。
たとえば、ＤＬＰ（ＤｉｇｉｔａｌＬｉｇｈｔＰｒ
ｏｃｅｓｓｉｎｇ）等のデジタル映像表示装置では、そ
の動作周波数が入力映像信号の周波数ほど高くないため
に、映像表示装置に入力される映像信号の信号周波数を
変換して、映像周波数のギャップを埋める必要がある。

【０００３】図８は、従来の周波数変換装置の構成を示
すブロック図である。図８において、１はアナログ映像
信号Ｓ1をデジタル映像信号Ｓ2に変換するＡ／Ｄ変換
器、１１、１２はフレームメモリ、１３、１４は電子ス
イッチ等の切り替えスイッチ、３はＰＬＬ発振器であ
る。このＰＬＬ発振器３には水平同期信号Ｈsが供給さ
れ、ここから書き込みサンプリング用のクロック信号
（書き込みクロック）Ｋ1をＡ／Ｄ変換器１に出力して
いる。

【０００４】４はフレームメモリ１１，１２へ映像を書
き込むための書き込み制御回路である。この書き込み制
御回路４は、水平同期信号Ｈs、垂直同期信号Ｖs及び書
き込みクロックＫ1が供給され、フレームメモリ１１，
１２に対する書き込み制御信号Ｃ1を作る。書き込み制
御信号Ｃ1は、切り替えスイッチ１４を介してフレーム
メモリ１１，１２のいずれかに供給されるとともに、デ
ジタル映像信号Ｓ2が切り替えスイッチ１３を介して、
フレームメモリ１１，１２のいずれかに書き込まれる。

【０００５】５は読み出し側のＰＬＬ発振器、６はフレ
ームメモリ１１，１２から映像信号Ｓ3を読み出すため
の読み出し制御回路、９は映像表示装置である。読み出
し制御回路６では、ＰＬＬ発振器５からのクロック信号
（読み出しクロック）Ｋ2によって、読み出し側の水平
同期信号Ｈs’と垂直同期信号Ｖs’を作るとともに、フ
レームメモリ１１，１２からの読み出し制御信号Ｃ2を
作成している。表示用のデジタル映像信号Ｓ3をフレー
ムメモリ１１，１２から読み出すために、現在、デジタ
ル映像信号Ｓ2が書き込まれているフレームメモリとは
異なるフレームメモリに、切り替えスイッチ１４を介し
て読み出し制御信号Ｃ2が供給されている。また、フレ
ームメモリ１１，１２から読み出されたデジタル映像信
号Ｓ3は、映像表示装置９に供給される。この映像表示
装置９へは、読み出し制御回路６から水平同期信号Ｈ
s’と垂直同期信号Ｖs’とが供給されている。

【０００６】ところで、映像表示装置のデジタル化に伴
って、従来のアナログＲＧＢインターフェイスからデジ
タルＲＧＢインターフェイスに移行してきている。たと
えば、ＬＶＤＳ（ＬｏｗＶｏ１ｔａｇｅＤｉｆｆｅ
ｒｅｎｔｉａｌＳｉｇｎａｌｉｎｇ）のようなデジタ
ルインターフェイスにはクロック信号も含まれており、
信号源との接続もデジタル化され、従来のサンプリング
用のＰＬＬ発振器３を必要としない。

【０００７】また、表示解像度の高精細化に伴い映像信
号の周波数が高くなってきているので、上記デジタルイ
ンターフェイスの伝送速度を上げるために、互いに独立
したクロック信号を含んだデジタル映像信号として２系
統以上の映像蓄積手段に分割して並列に入力される場合
もある。たとえば、偶数画素と奇数画素を並列に伝送す
ることによって、映像周波数を見かけ上２倍にすること
ができる。

【０００８】

【発明が解決しようとする課題】以上のような従来の周
波数変換装置は、２つのフレームメモリ１１，１２を用
いて構成されているため、フレーム変換を行わずに、入
出力の映像信号周波数を変換するだけでよい場合には、
装置価格が高くなる欠点があった。

【０００９】また、２系統以上の映像蓄積手段に分割し
て並列に入力された映像信号の周波数変換を行う映像信
号周波数変換装置では、クロックも２系統必要とするの
で、偶数画素のクロックと奇数画素のクロックとの時間
差（位相差）が生じる。このため、偶数画素のクロック
を用いて、Ｄラッチ等で奇数画素のＲＧＢデータを記憶
する場合、セットアップ時間やホールドタイムの裕度に
よっては、誤ったデータとしてラッチされてしまうとい
う問題があった。

【００１０】この発明は、上述した課題を解決するため
になされたもので、その目的は、安価に入出力の映像信
号周波数変換を行うことができる映像信号周波数変換装
置を提供することである。

【００１１】また、２画素並列にデジタル映像信号を受
信する場合に、クロック間の時間差（クロックスキュ
ー）を吸収する映像信号周波数変換装置を提供すること
を目的としている。

【００１２】

【課題を解決するための手段】請求項１に記載した映像
信号周波数変換装置は、入力されるデジタル映像信号の
周波数を変換して、低減された信号周波数で映像表示装
置に出力する映像信号周波数変換装置において、デジタ
ル映像信号の垂直同期信号の周波数と水平同期信号の周
波数を測定する周波数測定手段と、デジタル映像信号の
１水平走査線期間に含まれる有効映像に対応する映像記
憶容量を有する映像蓄積手段と、デジタル映像信号の１
水平走査線期間中の映像有効期間と水平帰線期間に跨る
信号幅を有する読み出し制御信号により、周波数測定手
段での測定結果に基づいて映像蓄積手段の映像信号を前
記映像表示装置へ読み出すタイミングを設定する設定手
段とを備えたものである。

【００１３】また、請求項２の発明に係る映像信号周波
数変換装置は、請求項１に記載のデジタル映像信号が、
互いに独立したクロック信号を含んだデジタル映像信号
として２系統以上の映像蓄積手段に分割して並列に入力
され、映像信号の周波数変換を行う映像信号周波数変換
装置であって、映像蓄積手段は、それぞれのクロック信
号に同期した書き込み制御信号に基づいて映像信号を蓄
積するものであり、設定手段は、クロック信号のいずれ
かに同期して読み出し制御信号を設定するものである。

【００１４】また、請求項３の発明に係る映像信号周波
数変換装置は、請求項１又は請求項２のいずれかに記載
の映像信号周波数変換装置において、映像蓄積手段は、
前記デジタル映像信号の１水平走査線期間内の有効映像
の容量よりも少ない映像記憶容量を有するものである。

【００１５】また、請求項４の発明に係る映像信号周波
数変換装置は、周波数測定手段が、プログラム処理によ
る周期測定モードとパルス数カウントモードを備えたマ
イクロコンピュータであって、デジタル映像信号の垂直
同期信号の周期、及びその１垂直同期期間内の水平ライ
ン数を測定して読み出し制御信号の位相を設定すること
を特徴とするものである。

【００１６】請求項５の発明に係る映像信号周波数変換
装置は、映像蓄積手段が、入力映像信号に対してライン
メモリ構成されたＦＩＦＯである。

【００１７】請求項６の発明に係る映像信号周波数変換
装置は、設定手段が、周波数測定手段での測定結果に基
づいて映像蓄積手段の書き込みクロック及び読み出しク
ロックを所定の周波数で出力するＰＬＬ発振器を備え、
書き込みクロックに対して読み出しクロックの周波数
を、読み出し制御信号により規定される映像有効期間に
応じて低減するものである。

【００１８】

【発明の実施の形態】以下、添付した図面を参照して、
この発明の実施の形態について説明する。

【００１９】実施の形態１．最初に、実施の形態１の映
像信号周波数変換装置の構成について、図１乃至図４を
用いて説明する。図１は、この発明の実施の形態１であ
る映像信号周波数変換装置の構成を示すブロック図であ
る。

【００２０】図１において、１はアナログ映像信号Ｓ1
をデジタル映像信号Ｓ2に変換するＡ／Ｄ変換器、２は
デジタル映像信号Ｓ2の１水平走査線期間に含まれる有
効映像に対応する映像記憶容量を有するＦＩＦＯメモリ
（ＦｉｒｓｔＩｎＦｉｒｓｔＯｕｔＭｅｍｏｒ
ｙ；以下、ＦＩＦＯという。）、３はＦＩＦＯ２への書
き込みクロックＫ1を発生するＰＬＬ（Ｐｈａｓｅｄ
ＬｏｃｋｅｄＬｏｏｐ）発振器（以下、ＰＬＬとい
う。）、４はＦＩＦＯ２への書き込み制御回路、５はＦ
ＩＦＯ２からの読み出しクロックＫ2を発生するＰＬ
Ｌ、６はＦＩＦＯ２からの読み出し制御回路、７は水平
同期信号Ｈsを遅延させるための遅延回路、８は垂直同
期信号Ｖsと水平同期信号Ｈsの周波数を測定し、その測
定結果に基づいて各回路ヘパラメータを設定するための
マイコン、９は映像表示装置、１０はマイコン８の発振
素子であり、周期測定のための基準クロックＫ₀を発生
する発振素子を兼ねている。

【００２１】次に、上述の映像信号周波数変換装置の動
作について説明する。

【００２２】図２は、実施の形態１の動作を説明するタ
イミング図である。同図（ａ）に示すＨsは周期Ｔ_Hの水
平同期信号であり、この水平同期信号Ｈsが書き込み制
御回路４に入力されている。同図（ｂ）に示すデジタル
映像信号Ｓ2は、Ａ／Ｄ変換回路１に入力されたアナロ
グ映像信号Ｓ1がＡ／Ｄ変換されたものであり、同図
（ｃ）に示す書き込み制御信号Ｃ1に従ってＡ／Ｄ変換
回路１からＦＩＦＯ２に書き込まれる。この書き込み制
御信号Ｃ1は、水平同期信号Ｈsの１周期Ｔ_H内で、水平
帰線期間Ｔws［sec.］の経過後の書き込み開始時刻ｔws
に立ち上がり、デジタル映像信号Ｓ2の１水平期間内で
の有効エリアに対応する有効映像期間Ｔwに等しい信号
幅を有している。

【００２３】また、ＦＩＦＯ２には同図（ｄ）に示す読
み出し制御信号Ｃ2が供給され、この読み出し制御信号
Ｃ2に同期して、ＦＩＦＯ２から同図（ｅ）に示すデジ
タル映像信号Ｓ3が映像表示装置９に読み出される。こ
の読み出し制御信号Ｃ2は、書き込み制御信号Ｃ1より更
にオフセット時間Ｔoffsetだけ遅れた読み出し開始時刻
ｔrsに立ち上がり、１水平走査線期間中の映像有効期間
と水平帰線期間に跨る信号幅Ｔrを有している。同図
（ｆ）は、映像表示装置９へ供給されている水平同期信
号Ｈs’であり、この水平同期信号Ｈs’は、ＦＩＦＯ２
から出力されるデジタル映像信号Ｓ3の遅れに合わせ
て、水平同期信号Ｈsを遅延回路７で遅らせることで形
成されるものである。

【００２４】図３は、デジタル映像信号の書き込み動作
と読み出し動作を説明するタイミング図である。同図
（ａ）〜（ｄ）は、書き込みクロックＫ1、デジタル映
像信号Ｓ2、書き込み制御信号Ｃ1、およびＦＩＦＯ２へ
の書き込みデータDを示すものである。図において、書
き込み制御信号Ｃ1がＨｉｇｈであり、かつＦＩＦＯ２
への書き込みクロックＫ1が立ち上がるタイミングでデ
ジタル映像信号Ｓ2がＦＩＦＯ２に書き込まれる。

【００２５】図３（ｅ）〜（ｇ）は、読み出しクロック
Ｋ2、読み出し制御信号Ｃ2、およびＦＩＦＯ２から出力
されるデジタル映像信号Ｓ3を示すものである。図にお
いて、ＦＩＦＯ２への読み出し制御信号Ｃ2がＨｉｇｈ
であり、かつＦＩＦＯ２への読み出しクロックＫ2の立
ち上がりでＦＩＦＯ２からデジタル映像信号Ｓ3が映像
表示装置９に出力される。

【００２６】次に、図３により書き込み制御信号Ｃ1と
読み出し制御信号Ｃ2の時間関係について説明する。

【００２７】映像表示装置の動作周波数に合わせるため
に、デジタル映像信号Ｓ2の信号周波数を変換して、低
減された信号周波数で映像表示装置９に出力する場合、
ＦＩＦＯ２の書き込みクロックＫ1の周波数ｆwとＦＩＦ
Ｏ２の読み出しクロックＫ2の周波数ｆrを比較したと
き、ｆw＞ｆr の関係式が成立する。その場合に、ＦＩＦＯ２への映像
信号Ｓ2を１画素以上書き込んだ後であれば、ＦＩＦＯ
２への読み出し制御信号Ｃ2をＨｉｇｈにしてもデジタ
ル映像信号Ｓ3は正しく読み出され、かつＦＩＦＯ２の
読み出しが書き込みを追い越すことはない。

【００２８】なお、入力される映像信号Ｓ1が例えばＸ
ＧＡ規格の表示データであることが判明している場合に
は、ＦＩＦＯ２の書き込み制御信号Ｃ1がＨｉｇｈとな
る書き込み時間Ｔwを、１０２４クロックの有効映像期
間に対応した一定期間に設定できる。ここでは、書き込
み制御信号Ｃ1を書き込みクロックＫ1の１０２４クロッ
ク幅分だけＨｉｇｈにしている。同様に、ＦＩＦＯ２に
供給される読み出し制御信号Ｃ2の幅も、読み出しクロ
ックＫ2の１０２４クロック幅分だけＨｉｇｈにすれば
よい。但し、上述したように、読み出しクロックＫ2の
周波数は書き込みクロックＫ1とは異なるものである。

【００２９】このように実施の形態１の映像信号周波数
変換装置では、上記書き込み制御信号Ｃ1と読み出し制
御信号Ｃ2がＨｉｇｈとなる時点（立ち上がりのタイミ
ング）を、互いに１画素内の範囲まで極力近付けること
によって、１水平走査線期間の帰線期間を含めてＦＩＦ
Ｏ２から出力されるデジタル映像信号Ｓ3の周波数を落
とすように構成している。そのために、図２に示すよう
に、水平同期信号Ｈsを起点とする、書き込み制御信号
Ｃ1と読み出し制御信号Ｃ2の立ち上がりのタイミング
を、それぞれ書き込み開始時刻ｔws及び読み出し開始時
刻ｔrsとしてマイコン８により可変設定している。

【００３０】ところで、この実施の形態１では、従来装
置と同様に、アナログ映像信号Ｓ1をデジタル映像信号
Ｓ2に変換する際のサンプリング用の書き込みクロック
Ｋ1を、A／D変換器１によって発生する構成であり、そ
のためにＰＬＬ３が用いられている。この実施の形態１
が従来装置と異なる点は、デジタルデータを蓄積する映
像蓄積手段としてＦＩＦＯ２が用いられており、このＦ
ＩＦＯ２で、水平帰線期間を除いた有効エリアの映像デ
ータのみを蓄積するように構成したことである。

【００３１】また、ＦＩＦＯ２に対する書き込みクロッ
クＫ1と読み出しクロックＫ2とは、それぞれＰＬＬ３と
ＰＬＬ５においてそれぞれ所定の分周比となるように設
定され、且つ、それらの分周比はマイコン８により任意
な値に変更できる構成となっている。さらに、遅延回路
７における遅延時間も読み出しクロックＫ2を１単位時
間としてマイコン８により任意な値に設定できる構成と
なっている。

【００３２】次に、書き込みクロックＫ1と読み出しク
ロックＫ2の分周比について説明する。

【００３３】一般に、映像信号がＸＧＡ規格であれば、
その解像度は１０２４（Ｈ）×７６８（Ｖ）ドットであ
るが、水平周波数、垂直周波数、映像信号の周波数及び
映像信号の開始位置は様々である。したがって、ＸＧＡ
規格による映像信号であって、解像度が判明している場
合でも、書き込みサンプリング用のＰＬＬ発振器３の分
周比と映像信号の開始点を知る必要がある。書き込みサ
ンプリング用のＰＬＬ３の分周比Ｎwについては、例え
ば画面を見ながら、書き込みクロックＫ1の分周比を映
像信号に合わせ、そこに縦ビートが出ない分周比に設定
することが可能である。また、書き込み開始時間Ｔwsに
対応するクロック数Ｎwsについても、同様に画面の左端
を見て、映像開始点を映像データが欠けない位置に合わ
せることによって調整が可能である。いずれにしても、
ＰＬＬ３の分周比の設定値を可変とする回路構成であれ
ば容易に実現できる。

【００３４】次に、図２，図３により読み出し制御回路
６からＦＩＦＯ２に供給される読み出し制御信号Ｃ２に
ついて説明する。

【００３５】ＦＩＦＯ２に格納される表示データを映像
表示装置９ですべて表示する場合には、読み出し幅と書
き込み幅とが同一であって、例えばＸＧＡ規格の表示デ
ータであれば、その幅は１０２４クロックと一定であ
る。ここで、算出する必要があるのは、図２（ｄ）に示
す読み出し制御信号Ｃ２の位相を規定する読み出し開始
時刻ｔrsである。

【００３６】以下に、読み出し制御信号Ｃ2の水平同期
信号Ｈsに対する読み出し開始時間Ｔrsを設定する方法
について説明する。

【００３７】図３（ａ）に示すＦＩＦＯ２にＰＬＬ３か
ら供給される書き込みクロックＫ1の分周比（クロック
数）をＮwとし、その値が既知であり、また、図３
（ｃ）に示すＦＩＦＯ２への書き込み制御信号Ｃ1のＴw
sに対応する分周比Ｎwsも既知であるとする。また、書
き込みクロックＫ1のクロック周波数をｆw、水平同期信
号Ｈsの周波数をｆ_Hとする。

【００３８】ＰＬＬ３がロックしている場合、その発振
周波数ｆwは水平同期信号Ｈsの周波数ｆ_HにＰＬＬ３の
分周比Ｎwを掛けたものとなり、次の（１）式が成り立
つ。

【００３９】ｆw＝Ｎw・ｆ_H ＝Ｎw・（Ｎ_VL／Ｔ_Ｖ）・・・（１）ここで、Ｎ_VL：１垂直同期期間の水平ライン数Ｔ_Ｖ：１垂直同期期間の周期［sec.］である。

【００４０】（１）式は水平同期信号Ｈsの周波数ｆ_Hに
代えて、垂直同期信号Ｖsの周期Ｔ _Ｖと水平ライン数Ｎ
_VLでも代用できることを示している。

【００４１】図２において、ＦＩＦＯ２への書き込み制
御信号Ｃ1の書き込み開始時刻ｔws［sec.］までの時間
は、図３（ａ）に示す書き込みクロックＫ1のクロック
数Ｎwsによって表現される。したがって、次の（２）式
が成り立つ。

【００４２】Ｔws＝Ｎws・１／ｆw ・・・（２）（２）式では、クロック数Ｎwsが既知であり、（１）式
では分周比Ｎwも既知なので、Ｎ_VLとＴ_Ｖの値を知るこ
とが出来れば、（１）式の発振周波数ｆwをここに代入
することで開始時間Ｔwsが算出できる。

【００４３】既に述べたように、ＦＩＦＯ２からのデー
タの読み出し開始位置は、ＦＩＦＯ２へのデータの書き
込み開始位置より書き込みクロックＫ1の１クロック分
の遅れがあれば十分である。そこで、読み出し制御信号
Ｃ2による読み出し開始までの時間Ｔrsは、次の（３）
式によって示すことができる。

【００４４】Ｔrs＝Ｔws＋１／ｆw ・・・（３）なお、この（３）式の右辺第２項の１／ｆwは、図２
（ｃ）に示すオフセット時間Ｔoffsetに対応している。

【００４５】ところで、読み出しクロックＫ2のクロッ
ク周波数ｆrは、ＰＬＬ５の分周比Ｎrに水平同期信号Ｈ
sの周波数ｆ_Hを掛けたものであり、また、水平同期信号
Ｈsの周波数ｆ_Hは垂直同期信号Ｖsの周期Ｔ_Ｖを水平ラ
イン数Ｎ_VLで割ったものに等しい。したがって、次の
（４）式が成り立つ。

【００４６】ｆｒ＝Ｎr・ｆ_H ＝Ｎr・（Ｎ_VL／Ｔ_Ｖ）・・・（４）そこで、読み出し制御信号Ｃ2の読み出し開始までの時
間Ｔrsに含まれる読み出しクロックＫ2のクロック数Ｎr
sは、次の（５）式により表現することができる。

【００４７】Ｎrs＝Ｔrs・ｆｒ＝（Ｔws＋１／ｆw）・Ｎr・（Ｎ_VL／Ｔ_Ｖ）・・・（５）この（５）式により示されるクロック数Ｎrsが最終的に
必要となる値である。すなわち、ＰＬＬ５の分周比Ｎ
r、水平ライン数Ｎ_VL、及び垂直同期信号Ｖsの周期Ｔ_Ｖ
が決まれば、ＦＩＦＯ２から映像信号を読み出すための
タイミングをクロック数Ｎrsによって決定することがで
きる。

【００４８】次に、ＰＬＬ５における読み出しクロック
Ｋ2の分周比Ｎｒについて説明する。

【００４９】分周比Ｎｒは、映像表示装置９へ出力され
る表示用のデジタル映像信号Ｓ3の読み出し制御信号Ｃ2
と関係する。この読み出し制御信号Ｃ2は、ＤＬＰ等の
デジタル表示素子ではブラウン管を用いた表示装置ほど
長い帰線期間を必要とせず、水平画素数に対応するクロ
ック数にわずかに余分なクロック数の帰線期間が設定さ
れていれば良い。例えばＸＧＡ規格の映像信号では、そ
の水平解像度（水平方向での表示画素数）が１０２４ド
ットとされているが、その場合の帰線期間は６クロック
あれば十分であり、したがって、分周比Ｎｒは１０３０
クロック程度に設定することができる。一方、ＸＧＡ規
格の映像信号をブラウン管を用いた表示装置で表示する
ためには、水平帰線期間は、１水平走査線期間のおおよ
そ２割程度の割合が必要である。この場合、１水平走査
線期間のドットクロック数は１２８０クロックとなる
（１０２４／０．８＝１２８０）。また、ＸＧＡ規格の
場合、水平解像度は１０２４ドットと決められている
が、その他の数値がばらつくことがあるので、１水平走
査期間のドットクロック数はおおよそ１２５０〜１３５
０クロックとなる。このように、デジタル表示装置に対
して設定される読み出し側のクロック数は１０３０程度
にまで低減できるので、（１）式に示すＦＩＦＯ２の書
き込みクロックＫ1の周波数ｆwと（４）式に示すＦＩＦ
Ｏ２の読み出しクロックＫ2の周波数ｆrとの関係から、
ＦＩＦＯ２からの読み出し速度を十分に低減できること
がわかる。

【００５０】つぎに、垂直同期信号Ｖsの周期Ｔ_Ｖ及び
１垂直同期期間内の水平ライン数Ｎ_V _Lを測定する方法に
ついて説明する。

【００５１】図４は、垂直同期信号Ｖs、その１垂直同
期期間に含まれる周期測定用の基準クロックＫ₀、及び
水平同期信号Ｈsを示す図である。垂直同期信号Ｖsの周
期Ｔ _Ｖは、たとえば、図４（ｂ）に示す垂直同期信号Ｖ
sの１垂直同期期間に含まれるマイコン８の基準クロッ
クＫ₀を計測すればよい。この基準クロックＫ₀は、図１
に示すマイコン８と、図示しない周辺回路を用いて実行
される周期測定モードにより測定することができる。ま
た、同図（ｃ）に示す水平ライン数Ｎ_VLについては、垂
直同期信号Ｖsの１周期に含まれる水平同期信号Ｈsを計
数すればよい。その場合でも、同様にマイコン８とその
周辺回路で実行されるイベント測定モードを用いて、水
平同期信号Ｈsを計測することができる。

【００５２】つぎに、実施の形態１におけるＦＩＦＯ２
の画像記憶容量について説明する。

【００５３】図５は、１水平同期期間の書き込みと読み
出しの関係を示すタイミング図である。同図（ｂ）の書
き込み制御信号は、同図（ａ）に示す水平同期信号Ｈs
に対してＴwsだけ遅れて立ち上がり、同図（ｂ）に示す
ように書き込み制御信号Ｃ１が有効画素分に対応する書
き込み時間ＴwだけＨｉｇｈになる。この書き込み時間
Ｔwは、ＦＩＦＯ２の書き込みクロックＫ1の周波数ｆw
と入力映像信号の１水平同期期間の解像度Ｈresによ
り、以下の（６）式で表される。

【００５４】Ｔw＝Ｈres・（１／ｆw）・・・（６）なお、同図（ｃ）の読み出し制御信号Ｃ2は、書き込み
制御信号Ｃ１に対して１クロック遅れてＨｉｇｈにな
る。図では、書き込み開始位置と読み出し開始位置は一
致しているように見えるが、読み出し制御信号Ｃ2の立
ち上がり部を拡大してみると、書き込み制御信号Ｃ1の
立ち上がりに対して１クロック遅らせてある。読み出し
制御信号Ｃ2の立ち上がりを１クロック遅らせること
で、データの書き込みが読み出しを追い越すことはない
からである。

【００５５】ここで、図５に示すように、書き込み制御
信号Ｃ１が終了した後、読み出し制御信号Ｃ２が終了す
るまでの期間（＝Ｔr−Ｔw）に読み出される映像データ
が、少なくともＦＩＦＯ２で記憶されていればよい。ま
た、書き込み時間ＴwにＦＩＦＯ２に書き込まれる画素
数は、１水平期間の解像度Ｈresに等しく、同じ時間Ｔw
の間にＦＩＦＯ２から読み出される画素数Ｒtwは、Ｒtw＝Ｔw・ｆr＝Ｈres・（ｆr／ｆw）・・・（７）である。したがって、ＦＩＦＯ２に必要なバッファー容
量Ｍは、Ｍ＝Ｈres−Ｒtw ＝Ｈres・（１−ｆr／ｆw）・・・（８）となる。

【００５６】したがって、下記（９）式のような蓄積容
量Ｍを有するＦＩＦＯ２を用いて映像信号周波数変換装
置を構成することができる。

【００５７】Ｍ≧Ｈres・（１−ｆr／ｆw）・・・（９）上記（９）式は、例えばＸＧＡ規格の映像信号では、水
平解像度１０２４ドット、書き込み周波数６５ＭＨｚ、
読み出し周波数６０ＭＨｚの時は、１０２４×（１−６
０／６５）で約８０画素分の容量で良いことを示してい
る。

【００５８】以上説明したとおり本実施の形態１では、
ＦＩＦＯ２の蓄積容量は１水平映像有効期間の解像度Ｈ
resに相当するデータ容量よりも少なくても、映像信号
周波数の変換が可能である。

【００５９】実施の形態２．図６は、この発明の実施の
形態２である映像信号周波数変換装置の構成を示すブロ
ック図である。

【００６０】実施の形態２の映像信号周波数変換装置
は、図１に示す映像信号周波数変換装置と基本的な構成
は同一であるが、入力のインターフェイスがデジタル映
像信号であって、且つそれぞれ偶数画素と奇数画素とを
２画素並列に入力している点で異なる。ここでは、偶数
画素と奇数画素のデジタル映像信号Ｓｅ2、Ｓｏ2の周波
数は互いに等しい。ところが、クロック信号も偶数画素
と奇数画素で別々に伝送されるために、偶数画素用の書
き込みクロックＫeと奇数画素用の書き込みクロックＫo
との間には位相差がある。そのため、どちらか一方のク
ロックだけを用いて映像表示する方法では、映像表示装
置９に映像データが誤ったタイミングで取り込まれてし
まうおそれがあり、このようなクロック間の位相差を吸
収する手段が必要であった。

【００６１】上記問題点を解決するために、実施の形態
２の映像信号周波数変換装置は、以下のように構成され
ている。

【００６２】図６において、２ｅは偶数画素用のＦＩＦ
Ｏ、２ｏは奇数画素用のＦＩＦＯ、４ｅは偶数画素用の
書き込み制御回路、４ｏは奇数画素用の書き込み制御回
路である。このように偶数画素用と奇数画素用でそれぞ
れ独自のＦＩＦＯ２ｅ，２ｏと書き込み制御回路４ｅ，
４ｏを備えた構成としている。その他の構成は、図１と
同様である。なお、図６の各ブロックに付けた符号は、
実施の形態１の図１に合わせている。また、図６の符号
中、ＦＩＦＯ２ｅ，２ｏ等のように、偶数画素に対応す
る部分にはｅ（ｅｖｅｎ）、奇数画素に対応する部分に
はｏ（ｏｄｄ）によって区分けをしている。

【００６３】そして、偶数画素用の書き込みクロックＫ
eは、偶数画素用の書き込み制御回路４ｅと偶数画素用
のＦＩＦＯ２ｏのみに供給され、同様に、奇数画素用の
クロックＫoは、奇数画素用の書き込み制御回路４ｏと
奇数画素用のＦＩＦＯ２ｏのみに供給されている。これ
に対して、読み出しクロックＫ2は、偶数画素用のＦＩ
ＦＯ２ｅと奇数画素用のＦＩＦＯ２ｏに共通して供給さ
れており、これによって映像信号と同時に供給される偶
数画素のクロックと奇数画素のクロックに位相差があっ
ても、ＦＩＦＯ２ｅ，２ｏにおいて確実に吸収できるこ
とになる。

【００６４】つぎに、実施の形態２の動作について説明
する。

【００６５】図７は、実施の形態２の動作を説明するタ
イミング図である。同図（ａ）〜（ｄ）は、ＦＩＦＯ２
ｅへの偶数画素の映像信号の書き込み動作を説明するも
のであって、デジタル映像信号Ｓｅ2は書き込み制御信
号Ｃeが立ち上がった後に、書き込みクロックＫeに従っ
てデータＤ２，Ｄ４，Ｄ６…の順序でＦＩＦＯ２ｅに書
き込まれる。また、同図（ｅ）〜（ｈ）は、ＦＩＦＯ２
ｏへの奇数画素の映像信号の書き込み動作を説明するも
のであって、書き込みクロックＫoはクロックＫeに対し
て任意の位相差を有している。したがって、デジタル映
像信号Ｓｏ2は、この位相差分だけずれたタイミング
で、データＤ１，Ｄ３，Ｄ５…の順序でＦＩＦＯ２ｅに
書き込まれる。

【００６６】このように、偶数画素用のＦＩＦＯ２ｅへ
の書き込みクロックＫeと奇数画素用のＦＩＦＯ２ｏへ
の書き込みクロックＫoに位相差がある場合、偶数画素
と奇数画素の位相にそれぞれ対応するクロック信号でＦ
ＩＦＯ２ｅ，２ｏに書き込むので、デジタル映像信号Ｓ
ｅ2、Ｓｏ2を書き込むまでは上記実施の形態１で説明し
た１画素方式と同様の処理となる。

【００６７】図７（ｉ）〜（ｌ）は、ＦＩＦＯ２ｅ，２
ｏからデジタル映像信号Ｓe３，Ｓo３を読み出す動作を
説明するものである。実施の形態１では、ＦＩＦＯ２か
らのデータの読み出し開始位置は、上記（３）式に示す
ように、書き込み開始位置より書き込みクロックＫ1の
１クロック分遅れであれば十分であった。ここでは、読
み出し制御信号Ｃ2を、書き込みクロックＫeの２クロッ
ク分の遅れ（２／ｆｗ）にすれば、偶数画素と奇数画素
の映像データＤｅ，ＤｏをＦＩＦＯ２ｅ，２ｏに書き込
んだ後、クロック間の時間差を吸収して正確にＦＩＦＯ
２ｅ，２ｏから読み出すことができる。

【００６８】以上のように、映像表示装置９がデジタル
化されてきており、信号源との接続もデジタル化が進ん
できている中で、デジタルインターフェイスの伝送速度
を上げるために偶数画素と奇数画素を並列に送る場合
に、上述した方法によれば、クロック信号間の位相差を
吸収して、安価に入出力の映像信号間の周波数変換を行
うことができる。

【００６９】なお、実施の形態２においてもＦＩＦＯ２
ｅ，２ｏに必要な蓄積容量は、実施の形態１において説
明したのと同じ理由から、１水平映像有効期間のデータ
容量よりも少なくても映像信号周波数変換が可能であ
る。

【００７０】

【発明の効果】この発明は、以上に説明したように構成
されているので、以下に示すような効果を奏する。

【００７１】請求項１に記載の映像信号周波数変換装置
によれば、１水平走査線期間の映像有効期間のみを蓄積
した映像蓄積手段から、１水平走査線期間の映像有効期
間と水平帰線期間に跨ってデジタル映像信号を読み出す
ことにより、従来のフレームメモリーを使用した装置に
比べて大幅に蓄積容量を減少できる。

【００７２】また、請求項２に記載した映像信号周波数
変換装置では、請求項１に記載のデジタル映像信号が、
互いに独立したクロック信号を含んだデジタル映像信号
として２系統以上の映像蓄積手段に分割して並列に入力
された場合でも、映像蓄積手段によって２系統以上のク
ロック信号を分離することによって、クロック信号間の
位相差を吸収できる効果がある。

【００７３】また、請求項３に記載した映像信号周波数
変換装置では、蓄積容量が１水平映像有効期間より少な
い映像蓄積手段によって実現されているので、大幅なコ
スト削減が図れる。

【００７４】請求項４に記載した装置では、周波数測定
をマイコンによって行うようにしたので、読み出し制御
信号の位相が正確に設定できる。

【００７５】請求項５に記載した装置では、ラインメモ
リ構成されたＦＩＦＯによって、安価に映像蓄積が行え
る。

【００７６】請求項６に記載した装置では、ＰＬＬ発振
器によって読み出しクロックの周波数を正確に低減でき
る。

【図面の簡単な説明】

【図１】この発明の実施の形態１である映像信号周波
数変換装置の構成を示すブロック図である。

【図２】この発明の実施の形態１の動作を説明するタイ
ミング図である。

【図３】この発明の実施の形態１の動作を説明するタイ
ミング図である。

【図４】この発明の実施の形態１の動作を説明するタイ
ミング図である。

【図５】この発明の実施の形態１のバッファ記憶容量を
説明するタイミング図である。

【図６】この発明の実施の形態２である映像信号周波数
変換装置の構成を示すブロック図である。

【図７】この発明の実施の形態２の動作を説明するタイ
ミング図である。

【図８】従来の映像信号周波数変換装置の構成を示すブ
ロック図である。

【符号の説明】

１Ａ／Ｄ変換器、２ＦＩＦＯメモリ、２ａＦ
ＩＦＯメモリ、２ｂＦＩＦＯメモリ、３ＰＬＬ発
振器、４，４ａ，４ｂ書き込み制御回路、５Ｐ
ＬＬ発振器、６読み出し制御回路、７遅延回
路、８マイコン、９映像表示装置、１０発
振素子、１１フレームメモリ、１２フレームメ
モリ、１３，１４切り替えスイッチ、１５発振
器。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5C021 PA26 PA28 PA52 PA58 PA79 PA82 PA87 RB00 SA02 SA03 SA17 SA22 XC00 ZA00 5C080 BB05 DD09 DD27 GG15 GG17 JJ02 JJ04 5C082 BA12 CA84 CB01 DA76 DA87 MM07

Claims

【特許請求の範囲】

【請求項１】入力されるデジタル映像信号の周波数を
変換して、低減された信号周波数で映像表示装置に出力
する映像信号周波数変換装置において、前記デジタル映像信号の垂直同期信号の周波数と水平同
期信号の周波数を測定する周波数測定手段と、前記デジタル映像信号の１水平走査線期間に含まれる有
効映像に対応する映像記憶容量を有する映像蓄積手段
と、前記デジタル映像信号の１水平走査線期間中の映像有効
期間と水平帰線期間に跨る信号幅を有する読み出し制御
信号により、前記周波数測定手段での測定結果に基づい
て前記映像蓄積手段の映像信号を前記映像表示装置へ読
み出すタイミングを設定する設定手段とを備えたことを
特徴とする映像信号周波数変換装置。
【請求項２】前記デジタル映像信号が、互いに独立し
たクロック信号を含んだデジタル映像信号として２系統
以上の映像蓄積手段に分割して並列に入力され、映像信
号の周波数変換を行う映像信号周波数変換装置であっ
て、前記映像蓄積手段は、それぞれのクロック信号に同期し
た書き込み制御信号に基づいて映像信号を蓄積するもの
であり、前記設定手段は、前記クロック信号のいずれかに同期し
て読み出し制御信号を設定するものであることを特徴と
する請求項１記載の映像信号周波数変換装置。
【請求項３】前記映像蓄積手段は、前記デジタル映像
信号の１水平走査線期間内の有効映像の容量よりも少な
い映像記憶容量を有することを特徴とする請求項１又は
請求項２のいずれかに記載の映像信号周波数変換装置。
【請求項４】前記周波数測定手段は、プログラム処理
による周期測定モードとパルス数カウントモードを備え
たマイクロコンピュータであって、前記デジタル映像信号の垂直同期信号の周期、及びその
１垂直同期期間内の水平ライン数を測定して前記読み出
し制御信号の位相を設定したことを特徴とする請求項１
乃至請求項３のいずれかに記載の映像信号周波数変換装
置。
【請求項５】前記映像蓄積手段は、前記入力映像信号
に対してラインメモリ構成されたＦＩＦＯであることを
特徴とする請求項１乃至請求項４のいずれかに記載の映
像信号周波数変換装置。
【請求項６】前記設定手段は、前記周波数測定手段で
の測定結果に基づいて前記映像蓄積手段の書き込みクロ
ック及び読み出しクロックを所定の周波数で出力するＰ
ＬＬ発振器を備え、前記書き込みクロックに対して前記読み出しクロックの
周波数を、前記読み出し制御信号により規定される映像
有効期間に応じて低減することを特徴とする請求項１乃
請求至請求項５のいずれかに記載の映像信号周波数変換
装置。