JP3108326B2 - 映像データ取り込み回路 - Google Patents
映像データ取り込み回路Info
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- JP3108326B2 JP3108326B2 JP07125069A JP12506995A JP3108326B2 JP 3108326 B2 JP3108326 B2 JP 3108326B2 JP 07125069 A JP07125069 A JP 07125069A JP 12506995 A JP12506995 A JP 12506995A JP 3108326 B2 JP3108326 B2 JP 3108326B2
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Description
【０００１】
【産業上の利用分野】この発明は、表示装置の画面内に
子画面を表示するために、子画面に表示すべき領域を一
旦ラインメモリへ格納する映像データ取り込み回路に関
する。
子画面を表示するために、子画面に表示すべき領域を一
旦ラインメモリへ格納する映像データ取り込み回路に関
する。
【０００２】
【従来の技術】テレビジョン受像機によっては、親画面
の一部に子画面を表示することによって、同時に２つの
チャンネルの映像を表示する機能を持つものがある。
の一部に子画面を表示することによって、同時に２つの
チャンネルの映像を表示する機能を持つものがある。
【０００３】図１は親画面１０に子画面１４を表示する
ための回路構成図である。ここではＡチャンネルの映像
を親画面１０に、Ｂチャンネルの映像を子画面１４に表
示するものとする。
ための回路構成図である。ここではＡチャンネルの映像
を親画面１０に、Ｂチャンネルの映像を子画面１４に表
示するものとする。
【０００４】同図に示すようにこの構成は、Ｂチャンネ
ルの映像をＡ／Ｄ変換するＡ／Ｄ変換器２、変換された
映像データを子画面用に処理する子画面表示制御回路
４、処理された映像データを格納するビデオメモリ６、
このメモリから読み出された映像をＤ／Ａ変換するＤ／
Ａ変換器８、Ａチャンネルの映像およびＤ／Ａ変換され
たＢチャンネルの映像のうち所望の映像を選択するセレ
クタ１２を含む。子画面表示制御回路４は主として、ビ
デオメモリ６に対する書き込み回路と読み出し回路（図
示せず）の２つの回路から構成される。
ルの映像をＡ／Ｄ変換するＡ／Ｄ変換器２、変換された
映像データを子画面用に処理する子画面表示制御回路
４、処理された映像データを格納するビデオメモリ６、
このメモリから読み出された映像をＤ／Ａ変換するＤ／
Ａ変換器８、Ａチャンネルの映像およびＤ／Ａ変換され
たＢチャンネルの映像のうち所望の映像を選択するセレ
クタ１２を含む。子画面表示制御回路４は主として、ビ
デオメモリ６に対する書き込み回路と読み出し回路（図
示せず）の２つの回路から構成される。
【０００５】この構成において子画面表示制御回路４
は、デジタル化されたＢチャンネルの映像データを、Ｂ
チャンネルの水平同期信号に同期してビデオメモリ６に
書き込む。一方、読み出しはＡチャンネルの水平同期信
号に同期して行われる。これは親画面１０がＡチャンネ
ルを表示しているためである。子画面表示制御回路４
は、走査線が子画面１４の領域を走査するとき、セレク
タ１２をＢチャンネル側に切り替え、子画面１４の表示
を行う。子画面１４の親画面１０に対する縮小率は、ビ
デオメモリ６の読み出し回路の構成で決まる。例えば、
子画面１４の縦横をそれぞれ親画面１０の１／３にした
いとき、横方向についてはビデオメモリ６の読み出しを
通常の３倍の速度で行い、縦方向については３ライン毎
に加重平均をとればよい。
は、デジタル化されたＢチャンネルの映像データを、Ｂ
チャンネルの水平同期信号に同期してビデオメモリ６に
書き込む。一方、読み出しはＡチャンネルの水平同期信
号に同期して行われる。これは親画面１０がＡチャンネ
ルを表示しているためである。子画面表示制御回路４
は、走査線が子画面１４の領域を走査するとき、セレク
タ１２をＢチャンネル側に切り替え、子画面１４の表示
を行う。子画面１４の親画面１０に対する縮小率は、ビ
デオメモリ６の読み出し回路の構成で決まる。例えば、
子画面１４の縦横をそれぞれ親画面１０の１／３にした
いとき、横方向についてはビデオメモリ６の読み出しを
通常の３倍の速度で行い、縦方向については３ライン毎
に加重平均をとればよい。
【０００６】図２は子画面表示制御回路４のうちビデオ
メモリ６に対する書き込み回路、すなわち映像データ取
り込み回路の構成図である。この回路は、映像データを
１ラインごとに取り込むラインメモリ２０、その取り込
みを制御する取り込み制御回路２２、１画素分の走査時
間を周期とする画素クロック２３を入力するカウンタ２
４、この出力をデコードして１ライン分の取り込み終了
タイミングを判定するデコーダ２６を含む。画素クロッ
ク２３はＶＣＯ３０が発生し、分周器３２で分周され、
位相比較器３４において水平同期信号２１と比較され、
画素クロック２３としての周波数を安定的に維持してい
る。すなわち、例えば１ラインに含まれる画素数を４０
０としたとき、ＶＣＯ３０の出力は分周器３２によって
正しく４００分周される。分周された信号（以下「分周
器出力信号３６」という）は水平同期信号２１と同じ周
波数、位相であり、これも周波数安定性が高い。
メモリ６に対する書き込み回路、すなわち映像データ取
り込み回路の構成図である。この回路は、映像データを
１ラインごとに取り込むラインメモリ２０、その取り込
みを制御する取り込み制御回路２２、１画素分の走査時
間を周期とする画素クロック２３を入力するカウンタ２
４、この出力をデコードして１ライン分の取り込み終了
タイミングを判定するデコーダ２６を含む。画素クロッ
ク２３はＶＣＯ３０が発生し、分周器３２で分周され、
位相比較器３４において水平同期信号２１と比較され、
画素クロック２３としての周波数を安定的に維持してい
る。すなわち、例えば１ラインに含まれる画素数を４０
０としたとき、ＶＣＯ３０の出力は分周器３２によって
正しく４００分周される。分周された信号（以下「分周
器出力信号３６」という）は水平同期信号２１と同じ周
波数、位相であり、これも周波数安定性が高い。
【０００７】１ライン分の取り込みが終了したとき、取
り込み制御回路２２により、ラインメモリ２０に対する
映像データの取り込みが中止され、ラインメモリ２０の
先頭に戻る。映像データの１ラインの先頭は水平同期信
号２１に続いて到来するため、カウンタ２４および取り
込み制御回路２２は、まずＢチャンネルの水平同期信号
２１に同期した前記分周器出力信号３６によってリセッ
トされる。ラインメモリ２０に取り込まれた映像データ
は順次ビデオメモリ６に書き込まれ、このデータが所望
のタイミングで読み出されて子画面が表示される。
り込み制御回路２２により、ラインメモリ２０に対する
映像データの取り込みが中止され、ラインメモリ２０の
先頭に戻る。映像データの１ラインの先頭は水平同期信
号２１に続いて到来するため、カウンタ２４および取り
込み制御回路２２は、まずＢチャンネルの水平同期信号
２１に同期した前記分周器出力信号３６によってリセッ
トされる。ラインメモリ２０に取り込まれた映像データ
は順次ビデオメモリ６に書き込まれ、このデータが所望
のタイミングで読み出されて子画面が表示される。
【０００８】図３は放送局から送られるＢチャンネルの
映像４０と、実際に子画面に表示すべき領域の映像４４
の関係を示す図である。放送局から１画面分の映像４０
が水平同期信号２１に同期して送られてくるが、通常、
映像４０の端部には無効な映像が含まれているため、こ
の部分を一様に捨てて子画面用の映像４４が切り出され
る。この結果、良好な子画面表示が可能となる。
映像４０と、実際に子画面に表示すべき領域の映像４４
の関係を示す図である。放送局から１画面分の映像４０
が水平同期信号２１に同期して送られてくるが、通常、
映像４０の端部には無効な映像が含まれているため、こ
の部分を一様に捨てて子画面用の映像４４が切り出され
る。この結果、良好な子画面表示が可能となる。
【０００９】
【発明が解決しようとする課題】しかしながら子画面１
４の表示に当たり、映像がまず同期分離回路、クロマデ
コーダ（ともに図示せず）等を経由するため、水平同期
信号２１との間でタイミングのずれが生じうる。図４は
このずれを示す図である。図中の点Ｐは元の映像４０の
中心点を示すもので、ここでは遅延の結果、右側にずれ
ている。従ってこのまま子画面１４を表示すれば、映像
が右に片寄り、表示品質に影響する。例えば、子画面表
示制御回路４をＬＳＩ化して販売する場合、複数のセッ
トメーカの多様なテレビジョン受像機でこのずれは任意
のばらつきを見せるため問題が生じる。本発明はかかる
点に配慮した映像データ取り込み回路を提供するもので
ある。
４の表示に当たり、映像がまず同期分離回路、クロマデ
コーダ（ともに図示せず）等を経由するため、水平同期
信号２１との間でタイミングのずれが生じうる。図４は
このずれを示す図である。図中の点Ｐは元の映像４０の
中心点を示すもので、ここでは遅延の結果、右側にずれ
ている。従ってこのまま子画面１４を表示すれば、映像
が右に片寄り、表示品質に影響する。例えば、子画面表
示制御回路４をＬＳＩ化して販売する場合、複数のセッ
トメーカの多様なテレビジョン受像機でこのずれは任意
のばらつきを見せるため問題が生じる。本発明はかかる
点に配慮した映像データ取り込み回路を提供するもので
ある。
【００１０】
【発明を解決するための手段】本発明は、子画面に表示
すべき領域が到来したとき、その映像データをラインメ
モリの先頭から順に格納する取り込み制御手段と、子画
面表示用の元の映像に同期して送信された水平同期信号
にタイミング調節を加える調節手段とを含む。また本発
明では、前記調節手段が外部から遅延量の設定が可能な
遅延回路である。
すべき領域が到来したとき、その映像データをラインメ
モリの先頭から順に格納する取り込み制御手段と、子画
面表示用の元の映像に同期して送信された水平同期信号
にタイミング調節を加える調節手段とを含む。また本発
明では、前記調節手段が外部から遅延量の設定が可能な
遅延回路である。
【００１１】
【作用】子画面用の水平同期信号のタイミングが調節さ
れ、調節後の水平同期信号が発生するたびに、映像デー
タのラインメモリに対する格納が中止され、次に表示す
べき領域が到来したとき、ラインメモリの先頭から映像
データの格納が再開される。また本発明では、水平同期
信号に外部から設定された遅延が与えられる。
れ、調節後の水平同期信号が発生するたびに、映像デー
タのラインメモリに対する格納が中止され、次に表示す
べき領域が到来したとき、ラインメモリの先頭から映像
データの格納が再開される。また本発明では、水平同期
信号に外部から設定された遅延が与えられる。
【００１２】
【実施例】ここで本発明の好適な実施例を適宜図面を参
照しながら説明する。
照しながら説明する。
【００１３】図５は本実施例に係る映像データ取り込み
回路の構成図である。ここで、図２と同一の構成には同
一の符号を与え説明を省略する。
回路の構成図である。ここで、図２と同一の構成には同
一の符号を与え説明を省略する。
【００１４】この図に示すように本実施例の特徴は、新
たなデコーダ２８を設け、子画面用に切り出すべき映像
４４の位置を可変とする点にある。デコーダ２８は、分
周器３２における分周の状況を参照し、これが外部から
調整された遅延値に一致したとき、取り込み初期化信号
５０を出力する。取り込み初期化信号５０は水平同期信
号２１に所望の遅延値が付加された信号と考えればよ
く、この信号がカウンタ２４および取り込み制御回路２
２をリセットする。
たなデコーダ２８を設け、子画面用に切り出すべき映像
４４の位置を可変とする点にある。デコーダ２８は、分
周器３２における分周の状況を参照し、これが外部から
調整された遅延値に一致したとき、取り込み初期化信号
５０を出力する。取り込み初期化信号５０は水平同期信
号２１に所望の遅延値が付加された信号と考えればよ
く、この信号がカウンタ２４および取り込み制御回路２
２をリセットする。
【００１５】ここで、分周器３２の内部回路は通常カウ
ンタ構成であるため、このカウンタを利用し、デコーダ
２８に所望の遅延値を実現するカウント値を外部より設
定することができる。かかる設定は、調整用に予め設け
られた設定ピンに所定の電圧（電源電圧、接地電圧等）
を印加したり、ロータリースイッチやディップスイッチ
でクロック数を指定する他、ソフトウエア的にレジスタ
を設定してもよい。いずれにせよ、分周器３２の内部回
路は周波数の高い画素クロック２３をカウントするた
め、遅延量の設定をきめ細かく行うことができる。
ンタ構成であるため、このカウンタを利用し、デコーダ
２８に所望の遅延値を実現するカウント値を外部より設
定することができる。かかる設定は、調整用に予め設け
られた設定ピンに所定の電圧（電源電圧、接地電圧等）
を印加したり、ロータリースイッチやディップスイッチ
でクロック数を指定する他、ソフトウエア的にレジスタ
を設定してもよい。いずれにせよ、分周器３２の内部回
路は周波数の高い画素クロック２３をカウントするた
め、遅延量の設定をきめ細かく行うことができる。
【００１６】図６は、映像と水平同期信号２１が図４に
示すずれを持つとき、切り出すべき映像４４の位置を示
す。
示すずれを持つとき、切り出すべき映像４４の位置を示
す。
【００１７】この図に示す通り、切り出しは、点Ｐが映
像４４領域の中心（対角線の交点）にくるように行う。
同図の場合、タイミングのずれが大きかったため、切り
出すべき映像４４が元の映像４０の枠から逸脱している
が、本実施例によれば、このような極端な場合でもデコ
ーダ２８の遅延量を大きく取ることによって対応でき
る。具体的には、元の映像４０の中心（同図点Ｑ）と点
Ｐの時間差を測定し、これを遅延量としてデコーダ２８
に設定すればよい。設定は、テレビジョン受像機を製造
する際、製造ラインなどにおいて行うことができる。
像４４領域の中心（対角線の交点）にくるように行う。
同図の場合、タイミングのずれが大きかったため、切り
出すべき映像４４が元の映像４０の枠から逸脱している
が、本実施例によれば、このような極端な場合でもデコ
ーダ２８の遅延量を大きく取ることによって対応でき
る。具体的には、元の映像４０の中心（同図点Ｑ）と点
Ｐの時間差を測定し、これを遅延量としてデコーダ２８
に設定すればよい。設定は、テレビジョン受像機を製造
する際、製造ラインなどにおいて行うことができる。
【００１８】なお本実施例では、デコーダ２８が分周器
３２における分周の状況を参照することとしたが、デコ
ーダ２８をシフトレジスタに置き換えることもできる。
この場合、入力信号に水平同期信号２１（または分周器
３２の出力信号）をとり、シフトクロックに画素クロッ
クをとればよい。ここで、所望の遅延値に応じてシフト
レジスタの所定の出力信号（水平同期信号２１をｎクロ
ック遅延させた信号で、このｎを設定する）を取り込み
初期化信号５０とすればよい。
３２における分周の状況を参照することとしたが、デコ
ーダ２８をシフトレジスタに置き換えることもできる。
この場合、入力信号に水平同期信号２１（または分周器
３２の出力信号）をとり、シフトクロックに画素クロッ
クをとればよい。ここで、所望の遅延値に応じてシフト
レジスタの所定の出力信号（水平同期信号２１をｎクロ
ック遅延させた信号で、このｎを設定する）を取り込み
初期化信号５０とすればよい。
【００１９】本実施例では遅延値をクロックの計数によ
ってデジタル的に生成したが、アナログ的に生成する方
法も考えられる。すなわち、デコーダ２８の箇所に、例
えばＬＣ遅延回路を介挿し、このＬＣ回路定数を製造ラ
イン等で調整する方法が考えられる。
ってデジタル的に生成したが、アナログ的に生成する方
法も考えられる。すなわち、デコーダ２８の箇所に、例
えばＬＣ遅延回路を介挿し、このＬＣ回路定数を製造ラ
イン等で調整する方法が考えられる。
【００２０】以上、本実施例によれば、子画面表示を良
好に保つだけでなく、タイミングのずれを映像データ取
り込み回路で吸収するため、テレビジョン受像機の設計
柔軟性を改善することができる。従って、本発明をＬＳ
Ｉ化した場合、その汎用性は高い。
好に保つだけでなく、タイミングのずれを映像データ取
り込み回路で吸収するため、テレビジョン受像機の設計
柔軟性を改善することができる。従って、本発明をＬＳ
Ｉ化した場合、その汎用性は高い。
【００２１】
【発明の効果】タイミング調節の可能な水平同期信号に
よって映像データの取り込み動作を初期化するため、映
像と水平同期信号に任意のタイミングのずれが生じて
も、良好な子画面表示が可能となる。
よって映像データの取り込み動作を初期化するため、映
像と水平同期信号に任意のタイミングのずれが生じて
も、良好な子画面表示が可能となる。
【００２２】また、タイミング調節の際の遅延量が外部
から設定できるため、任意のずれに対応できる。
から設定できるため、任意のずれに対応できる。
【図１】 親画面１０に子画面１４を表示するための回
路構成図である。
路構成図である。
【図２】 従来の映像データ取り込み回路の構成を示す
図である。
図である。
【図３】 放送局から送られるＢチャンネルの映像４０
と、実際に子画面に表示すべき領域の映像４４の関係を
示す図である。
と、実際に子画面に表示すべき領域の映像４４の関係を
示す図である。
【図４】 映像と水平同期信号２１のずれを示す図であ
る。
る。
【図５】 本発明の実施例に係る映像データ取り込み回
路の構成を示す図である。
路の構成を示す図である。
【図６】 映像と水平同期信号２１が図４に示すずれを
持つとき、切り出すべき映像４４の位置を示す図であ
る。
持つとき、切り出すべき映像４４の位置を示す図であ
る。
２２ 取り込み制御回路、２４ カウンタ、２６ デコ
ーダ、２８ デコーダ、３０ ＶＣＯ、３２ 分周器、
３４ 位相比較器。
ーダ、２８ デコーダ、３０ ＶＣＯ、３２ 分周器、
３４ 位相比較器。
Claims (2)
- 【請求項１】 表示装置の画面内に子画面を表示するた
めに、入力された映像のうち前記子画面に表示すべき領
域をライン単位で一旦ラインメモリへ格納する映像デー
タ取り込み回路において、 前記表示すべき領域が到来したとき、その映像データを
前記ラインメモリの先頭から順に格納する取り込み制御
手段と、 前記入力された映像と同期して送信される水平同期信号
にタイミング調節を加える調節手段と、 を含み、 前記取り込み制御手段は、タイミングの調節された水平
同期信号が発生するたびに、前記ラインメモリに対する
格納を中止してラインメモリの先頭に戻り、次に表示す
べき領域が到来したとき、ラインメモリの先頭から映像
データの格納を再開することを特徴とする映像データ取
り込み回路。 - 【請求項２】 請求項１に記載の映像データ取り込み回
路において、 前記調節手段は、外部から遅延量の設定が可能な遅延回
路であることを特徴とする映像データ取り込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07125069A JP3108326B2 (ja) | 1995-05-24 | 1995-05-24 | 映像データ取り込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07125069A JP3108326B2 (ja) | 1995-05-24 | 1995-05-24 | 映像データ取り込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08322001A JPH08322001A (ja) | 1996-12-03 |
| JP3108326B2 true JP3108326B2 (ja) | 2000-11-13 |
Family
ID=14901060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07125069A Expired - Fee Related JP3108326B2 (ja) | 1995-05-24 | 1995-05-24 | 映像データ取り込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3108326B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5157316B2 (ja) * | 2007-08-20 | 2013-03-06 | 株式会社デンソー | ２画像供給装置、２画像表示システム、および車両用ナビゲーション装置 |
-
1995
- 1995-05-24 JP JP07125069A patent/JP3108326B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08322001A (ja) | 1996-12-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070908 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| LAPS | Cancellation because of no payment of annual fees |