KR20020002196A - 신호 처리장치 및 방법 - Google Patents

신호 처리장치 및 방법 Download PDF

Info

Publication number
KR20020002196A
KR20020002196A KR1020010024526A KR20010024526A KR20020002196A KR 20020002196 A KR20020002196 A KR 20020002196A KR 1020010024526 A KR1020010024526 A KR 1020010024526A KR 20010024526 A KR20010024526 A KR 20010024526A KR 20020002196 A KR20020002196 A KR 20020002196A
Authority
KR
South Korea
Prior art keywords
signal
value
generating
video signal
frequency
Prior art date
Application number
KR1020010024526A
Other languages
English (en)
Other versions
KR100835035B1 (ko
Inventor
우에키노부오
Original Assignee
이데이 노부유끼
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 이데이 노부유끼, 소니 가부시끼 가이샤 filed Critical 이데이 노부유끼
Publication of KR20020002196A publication Critical patent/KR20020002196A/ko
Application granted granted Critical
Publication of KR100835035B1 publication Critical patent/KR100835035B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0135—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving interpolation processes
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0105—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level using a storage device with different write and read speed
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0125—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level one of the standards being a high definition standard

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Television Systems (AREA)

Abstract

본 발명은 고정밀도로 인터레이스 신호를 업-다운 컨버트 할 수 있도록 하는 것을 목적으로 하며, 이를 위한 수단으로서, PLL 회로(13)로부터 공급된 기록계 클록의 주파수를 분주 회로(31)에서 N분주하고, 그것을 체배 회로(33)에서 M배로 함으로써 판독계 클록을 생성한다. 보간 회로(14)는 PLL 회로(13)로부터의 기록계 클록에 동기하여 영상 신호를 프레임 메모리(15)에 기록하고, 체배 회로(33)로부터의 판독계 클록에 동기하여 그 영상 신호를 판독한다.

Description

신호 처리장치 및 방법{Apparatus for signal processing and it's method}
본 발명은 신호 처리장치 및 방법에 관한 것으로서, 특히 추월을 일으키지 않고 HDTV 방식의 영상 신호를 NTSC 방식의 영상 신호로 다운 컨버트할 수 있도록 한 신호 처리장치 및 방법에 관한 것이다.
도 1은 업-다운 컨버터(1)의 구성예를 도시한 블록도이다. A/D(Analog to Digita1) 컨버터(11)는 도시하지 않은 외부장치로부터 입력된 영상 신호를 A/D 변환하여 보간 회로(14)에 공급한다. 외부장치 또는 입력 단자(12-1)를 통하여 영상 신호가 갖는 수직 동기 신호(in_VD)(이하, 입력 수직 동기 신호라 칭한다)를 보간 회로(14)에 입력하고, 입력 단자(12-2)를 통하여, 영상 신호가 갖는 수평 동기 신호(in_HD)(이하, 입력 수평 동기 신호라 칭한다)를 보간 회로(14) 및 PLL(Phase-Locked Loop) 회로(13)에 각각 공급한다. PLL 회로(13)는 입력 단자(12-2)를 통하여 입력된 입력 수평 동기 신호(in_HD)에 동기한 기록계 클록(W_CLK)을 생성하고, 보간 회로(14)에 출력한다.
보간 회로(14)는 PLL 회로(13)로부터의 기록계 클록(W_CLK)에 동기하여, A/D컨버터(11)로부터 공급된 각 주사선의 영상 데이터를 프레임 메모리(15)에 기록함과 동시에 발진기(16)로부터의 판독계 클록(R_CLK)에 동기하여, 프레임 메모리(15)에 기록된 영상 데이터를 판독한다. 보간 회로(14)는 또한, 판독한 영상 데이터에 대하여, 화소수 또는 라인수(주사선수)의 변환 처리를 시행함으로써 영상 신호의 확대-축소(업-다운 컨버트)를 행한다. D/A 컨버터(17)는 보간 회로(14)로 업-다운 컨버트된 영상 데이터를 D/A 변환하고, 도시하지 않은 외부장치로 출력한다.
출력 동기 신호 발생 회로(18)의 판독계 H카운터(21)는 발진기(16)로부터의 판독계 클록(R_CLK)의 수를 카운트하고, 그 카운트치를 디코더(22) 및 판독계 V카운터(23)에 각각 공급한다. 디코더(22)는 판독계 H카운터(21)로부터 공급된 카운트치에 의거하여, 출력 수평 동기 신호(out_HD)를 생성하고, 출력 단자(19-2)를 통하여 도시하지 않은 외부장치에 출력한다.
판독계 V카운터(23)는 판독계 H카운터(21)로부터 공급된 카운트치로부터 H신호의 수를 카운트하고, 디코더(24)에 공급한다. 디코더(24)는 판독계 V카운터(23)로부터 공급된 H 신호의 카운트치에 의거하여, 출력 수직 동기 신호(out_VD)를 생성하고, 출력 단자(19-1)를 통하여 외부장치에 출력한다.
그런데, 도 1에 도시한 업-다운 컨버터(1)에 있어서, 영상 신호가 갖는 입력 동기 신호와는 다른 주파수의 출력 동기 신호로 동기시켜 그 영상 신호를 출력하는 경우, 입력 수평 동기 신호(in_HD)에 동기한 기록계 클록(W_CLK)에 동기시켜 영상 신호를 프레임 메모리(15)에 기록하고, 발진기(16)로부터의 판독계 클록(R_CLK)에 동기하여 그 영상 신호를 판독하는 방법이 일반적이다. 그렇지만, 입력 동기 신호와 출력 동기 신호의 주기(사이클 길이)의 상위에 기인하여, 프레임 메모리(15)에의 기록계 라인 어드레스(W_ADRS)가 판독계 라인 어드레스(R_ADRS)를 추월하거나, 반대로 판독계 라인 어드레스(R_ADRS)가 기록계 라인 어드레스(W_ADRS)를 추월하여 버리는 경우가 있다. 또한, 도 2의 (B) 내지(F)에 도시한 바와 같이 전원이 온 될 때마다, 판독계 H카운터(21)와 판독계 V카운터(23)가 리셋되어 버리기 때문에 입력 수직 동기 신호(in_VD)(도 2의 (A))에 대한 출력 수직 동기 신호(out_VD)의 위상이 전원이 온 될 때마다 변화된다.
즉, 전원이 온 된 타이밍의 필드에서는 우연히 추월이 발생하지 않는다고 하여도, 입력 수직 동기 신호(in_VD)에 대한 출력 수직 동기 신호(out_VD)의 주기가 프리 런이기 때문에 도 3에 도시된 바와 같이 전자에 대한 후자의 위상이 고정되지 않고 흘러 버린다. 따라서, 입출력 수직 동기 신호의 위상차의 어긋남이 점차로 커져서, 결국은 도 4에 도시된 바와 같이, 입력 수직 동기 신호(in_VD)와 출력 수직동기 신호(out_VD) 사이에서 추월이 발생한다.
도 4의 예에서는 짝수 필드(even 1)의 기록이 완료되지 않은 타이밍에서, 그 판독이 행하여지기 때문에 도면중에서, 이미 판독된 홀수 필드(odd 1)의 데이터가 다시 판독되고 있다.
이와 같이 보정 회로(14)에서는 홀수 필드(odd 1)를 2회 연속하여 반복 판독함으로써 추월을 회피할 수 있다. 반대로, 기록이 판독을 추월할 때에는 소정의 필드를 판독을 생략하도록 하는 것이 행하여진다.
그렇지만, 이러한 반복 판독이나, 판독의 생략이 행하여지면, 입력 영상 데이터의 인터레이스의 상하관계와 출력 영상 데이터의 인터레이스의 상하관계가 반대로 된다(원래, 표시되어야 되는 위치보다 1라인만큼 위로 또는 이래로 각 라인의 영상 데이터가 표시된다). 그래서, 그 보정을 행하기 위해, 화소를 1라인분 아래 또는 위로 움직이는 처리가 행하여진다. 그 결과, 도 5에 도시된 바와 같이 그 필드에서는 화상이 아래 또는 위로 순간적으로 어긋나게 된다.
그래서, 도 6에 도시한 바와 같이, 출력 동기 신호 발생 회로(18)의 판독계 V카운터(23)에 입력 수직 동기 신호(in_VD)를 입력하고, 1프레임마다(2필드에 1회) 카운트치를 리셋함으로써 추월의 발생을 방지할 수 있다.
그렇지만, 그렇게 하더라도, 도 7에 도시한 바와 같이 출력 수직 동기 신호(out_D)의 발생 타이밍과 입력 수직 동기 신호(in_VD)의 발생 타이밍의 어긋남은 ±1라인(1H) 이내로 되지만, 입력 수직 동기 신호(in_VD)의 1프레임 내에 출력 수평 동기 신호(out_HD)가 정확히 정수개 들어가지 않기 때문에 홀수 필드의 라인수(수평 주사선수)(L1)와, 짝수필드의 라인수(수평 주사선수)(L2)의 값이 달라서(L1≠L2로 되어), 표준 인터레이스 신호를 출력할 수 없다는 문제가 있었다.
본 발명은 이러한 상황에 감안하여 이루어진 것으로, 고정밀도로 인터레이스 신호를 업-다운 컨버트할 수 있도록 하는 것이다.
본 발명의 제1 신호 처리장치는 입력된 영상 신호가 갖는 수평 동기 신호에 의거하여 제1 신호를 생성하는 제1 생성수단과, 제1 생성수단에 의해 생성된 제1 신호로 동기시켜 입력된 영상 신호를 기억하는 기억수단과, 제1 신호의 주파수를 제1 값으로 분주(分周)한 후 제2 값으로 체배(遞倍)함으로써, 제2 신호를 생성하는 제2 생성수단과, 제2 생성수단에 의해 생성된 제2 신호로 동기시켜 기억수단에 기억되어 있는 영상 신호를 판독하는 판독수단과, 판독수단에 의해 판독된 영상 신호의 화소수 또는 주사선수를 변환하는 변환수단을 구비하는 것을 특징으로 한다.
본 발명의 제1 신호 처리방법은 제1 값 및 제2 값을 각각 설정하는 설정수단을 더 구비하도록 할 수 있다.
본 발명의 제1 신호 처리장치의 설정수단에는 입력된 영상 신호의 1프레임 내에 판독수단에 의해 판독된 영상 신호의 수평 주사선이 정수개 들어가도록, 제1 값과 제2 값을 설정하도록 할 수 있다.
본 발명의 제1 신호 처리방법은 입력된 영상 신호가 갖는 수평 동기 신호에 의거하여, 제1 신호를 생성하는 제1 생성스텝과, 제1 생성스텝의 처리에 의해 생성된 제1 신호로 동기시켜, 입력된 영상 신호의 기억을 제어하는 기억 제어스텝과, 제1 신호의 주파수를 제1 값으로 분주한 후, 제2 값으로 체배함으로써, 제2 신호를 생성하는 제2 생성스텝과, 제2 생성스텝의 처리에 의해 생성된 제2 신호로 동기시켜, 기억 제어스텝의 처리로 기억된 영상 신호를 판독하는 판독스텝과, 판독스텝의 처리에 의해 판독된 영상 신호의 화소수 또는 주사선수를 변환하는 변환스텝을 포함하는 것을 특징으로 한다.
본 발명의 제1 신호 처리장치 및 신호 처리방법에 있어서는 입력된 영상 신호가 갖는 수평 동기 신호에 의거하여 제1 신호가 생성되고, 생성된 제1 신호로 동기시켜 입력된 영상 신호가 기억되고, 제1 신호의 주파수가 제1 값으로 분주 된 후, 제2 값으로 체배됨으로써 제2 신호가 생성되고, 생성된 제2 신호로 동기시켜 기억되어 있는 영상 신호가 판독되고, 판독된 영상 신호의 화소수 또는 주사선수가 변환된다.
본 발명의 제2 신호 처리장치는 기준 신호를 발생하는 발생수단과, 발생수단에 의해 발생된 기준 신호의 주파수를 제1 값으로 분주한 후, 제2 값으로 체배함으로써 소정의 신호를 생성하는 생성수단과, 생성수단에 의해 생성된 소정의 신호로 동기시켜 입력된 영상 데이터를 기억하는 기억수단과, 발생수단에 의해 발생된 기준 신호로 동기시켜 기억수단에 기억되어 있는 영상 데이터를 판독하는 판독수단과, 판독수단에 의해 판독된 영상 신호의 화소수 또는 주사선수를 변환하는 변환수단을 구비하는 것을 특징으로 한다.
본 발명의 제2 신호 처리장치는 제1 값 및 제2 값을 각각 설정하는 설정수단을 더 구비하도록 할 수 있다.
본 발명의 제2 신호 처리장치의 설정수단에는 입력된 영상 데이터의 1프레임 내에 판독수단에 의해 판독된 영상 데이터의 수평 주사선이 정수개 들어가도록 제1 값과 제2 값을 설정하도록 할 수 있다.
본 발명의 제2 신호 처리방법은 기준 신호를 발생하는 발생스텝과, 발생스텝의 처리에 의해 발생된 기준 신호의 주파수를 제1 값으로 분주한 후, 제2 값으로 체배함으로써, 소정의 신호를 생성하는 생성스텝과, 생성스텝의 처리에 의해 생성된 소정의 신호로 동기시켜 입력된 영상 데이터의 기억을 제어하는 기억 제어스텝과, 발생스텝의 처리에 의해 발생된 기준 신호로 동기시켜 기억 제어스텝의 처리로 기억된 영상 데이터를 판독하는 판독스텝과, 판독되고 스텝의 처리에 의해 판독된 영상 신호의 화소수 또는 주사선수를 변환하는 변환수단을 포함하는 것을 특징으로 한다.
본 발명의 제2 신호 처리장치 및 신호 처리방법에 있어서는 기준 신호가 발생되고, 발생된 기준 신호의 주파수가 제1 값으로 분주 된 후, 제2 값으로 체배됨으로써, 소정의 신호가 생성되고, 생성된 소정의 신호로 동기시켜 입력된 영상 데이터가 기억되고, 발생된 기준 신호로 동기시켜 기억되어 있는 영상 데이터가 판독되고, 판독된 영상 데이터의 화소수 또는 주사선수가 변환된다.
도 1은 종래의 업-다운 컨버트의 구성예를 도시한 블록도.
도 2는 출력 수직 동기 신호가 출력되는 타이밍을 설명하는 타임챠트.
도 3은 다른 예의 출력 수직 동기 신호가 출력되는 타이밍을 설명하는 타임챠트.
도 4는 추월 처리를 설명하는 도면
도 5는 추월이 발생한 경우의 표시 화면을 설명하는 도면
도 6은 종래의 다른 예의 업-다운 컨버트의 구성을 도시한 블록도.
도 7은 동기 신호가 출력되는 타이밍을 설명하는 타임챠트.
도 8은 본 발명을 적용한 업-다운 컨버터의 구성예를 도시한 블록도.
도 9는 HDTV 방식의 영상 신호로부터 NTSC 방식의 영상 신호로 다운 컨버트하는 동작을 설명하는 도면
도 10은 출력 수직 동기 신호가 출력되는 타이밍을 설명하는 타임챠트.
도 11은 NTSC 방식의 영상 신호로 다운 컨버트되는 경우에 설정되는 분주수, 체배수 및 분주 후의 주파수를 도시한 도표.
도 12는 PAL 방식의 영상 신호로 다운 컨버트되는 경우에 설정되는 분주수,체배수 및 분주 후의 주파수를 도시한 도표.
도 13은 다른 신호 규격의 HDTV 방식의 영상 신호로 다운 컨버트되는 경우에 설정되는 분주수, 체배수 및 분주 후의 주파수를 도시한 도표.
도 14는 다른 업-다운 컨버터의 구성예를 도시한 블록도.
(도면의 주요부분에 대한 부호의 설명)
1 : 업-다운 컨버터 13 : PLL 회로
14 : 보간 회로 15 : 프레임 메모리
18 : 출력 동기 신호 발생 회로 21 : 판독계 H카운터
22, 24 : 디코더 23 : 판독계 V카운터
31, 51 : 분주 회로 32, 52 : 체배 회로
41 : MPEG 디코더 42 : 발진기
(발명의 실시의 형태)
도 8은 본 발명을 적용한 업-다운 컨버터(1)의 구성예를 도시한 블록도이다. 또한, 도 8에 있어서, 종래에 있어서의 경우와 대응하는 부분에는 동일한 부호를 부여하고, 그 설명은 적절히 생략한다. 이 구성예에 있어서는 분주 회로(31) 및 체배 회로(32)가 마련되고, 그 밖의 구성은 도 6에 도시한 예와 같다.
분주 회로(31)는 PLL 회로(13)로부터 공급된 기록계 클록(W_CLK)의 주파수를 N분주하고, 체배 회로(32)에 공급한다. 체배 회로(32)는 분주 회로(31)로부터 공급된 기록계 클록(W_CLK)의 주파수를 M배로 함으로써 판독계 클록(R_CLK)을 생성하고, 보간 회로(14) 및 출력 동기 신호 발생 회로(18)의 판독계 H카운터(21)에 각각 공급한다. 또한, 분주 회로(31)의 분주수(N) 및 체배 회로(32)의 체배수(M)의 설정방법은 후술한다.
판독계 H카운터(21)는 체배 회로(32)로부터의 판독계 클록(R_CLK)의 수를 카운트하고, 그 카운트치를 디코더(22) 및 판독계 V카운터(23)에 각각 공급한다. 디코더(22)는 판독계 H카운터(21)로부터 공급된 카운트치에 의거하여 출력 수평 동기 신호(out_HD)를 생성하고 출력 단자(19-2)를 통하여 도시하지 않은 외부장치에 출력한다.
판독계 V카운터(23)는 판독계 H카운터(21)로부터 공급된 H 신호의 수를 카운트함과 동시에 입력 수직 동기 신호(in_VD)에 의거하여 그 카운트치를 리셋한다. 디코더(24)는 판독계 V카운터(23)로부터 공급된 H 신호의 카운트치에 의거하여, 출력 수직 동기 신호(out_VD)를 생성하고 출력 단자(19-1)를 통하여 외부장치에 출력한다.
다음에 상술한 도 8의 업-다운 컨버터(1)의 기본 동작을 이하에 설명한다.
A/D 컨버터(11)는 도시하지 않은 외부장치로부터 입력된 영상 신호를 A/D 변환하고, 보간 회로(14)에 공급한다. 외부장치는 또한, 입력 수직 동기 신호(in_VD)를 입력 단자(12-1)를 통하여 보간 회로(14)에 공급함과 동시에 입력 수평 동기 신호(in_HD)를 입력 단자(12-2)를 통하여 보간 회로(14) 및 PLL 회로(13)에 각각 공급한다. PLL 회로(13)는 입력 단자(12-2)를 통하여 공급된 입력 수평 동기 신호(in_HD)에 동기한 기록계 클록(W_CLK)을 생성하고, 보간 회로(14) 및 분주 회로(31)에 각각 공급한다.
분주 회로(31)는 PLL 회로(13)로부터 공급된 기록계 클록(W_CLK)의 주파수를 N분주하고, 체배 회로(32)에 공급한다. 체배 회로(32)는 분주 회로(31)로부터 공급된 기록계 클록(W_CLK)의 주파수를 M배로 함으로써 판독계 클록(R_CLK)을 생성하고, 보간 회로(14) 및 출력 동기 신호 발생 회로(18)의 판독계 H카운터(21)에 각각 공급한다.
판독계 H카운터(21)는 체배 회로(32)로부터의 판독계 클록(R_CLK)의 수를 카운트한다. 디코더(22)는 판독계 H카운터(21)에서 카운트된 카운트치에 의거하여, 출력 수평 동기 신호(out_HD)를 생성한다. 판독계 V카운터(23)는 판독계 H카운터(21)에서 카운트된 카운트치를 카운트함으로써 H 신호의 수를 카운트한다. 그 카운트치는 입력 수직 동기 신호(in_VD)에 의거하여, 1프레임에 1회(2필드에 1회)의 비율로 리셋된다. 이로써, 추월의 발생이 방지된다. 디코더(24)는 판독계 카운터(23)로 카운트된 H 신호의 카운트치에 의거하여, 출력 수직 동기 신호(out_VD)를 생성한다.
보간 회로(14)는 PLL 회로(13)로부터의 기록계 클록(W_CLK)에 동기하여, A/D 컨버터(11)로부터 공급된 각 주사선의 영상 데이터를 프레임 메모리(15)에 기록함과 동시에 체배 회로(32)로부터의 판독계 클록(R_CLK)에 동기하여, 프레임 메모리(15)에 기록된 영상 데이터를 판독한다. 보간 회로(14)는 또한, 판독한 영상 데이터의 확대-축소(업-다운 컨버트) 처리를 행한다. D/A 컨버터(17)는 보간 회로(14)에서 업 또는 다운 컨버트된 영상 데이터를 D/A 변환하고, 외부장치에 출력한다.
다음에 도 9 및 도 10을 참조하여, HDTV(High Definition Television) 방식의 영상 신호를 NTSC(National Television System Committee) 방식의 영상 신호로 다운 컨버트하는 동작에 관해 설명한다. 도 9에 도시된 바와 같이 HDTV 방식의 영상 신호는 1프레임(도 9의 (A)) 내의 수평 주사선수가 1125개, 1 수평 주사선(도 9의 (B))의 도트수가 2200개로 구성되어 있다. NTSC 방식의 영상 신호는 1프레임(도 9의 (C)) 내의 수평 주사선수가 525개, 1 수평 주사선(도 9의 (D))의 도트수가 858개로 구성되어 있다.
본 발명에 있어서는 짝수 필드와 홀수 필드에 있어서의 수평 주사선의 수를 일치시키기 위해, 입력 수직 동기 신호(in_VD)(도 9의 (A))로 규정되는 1프레임 내에 출력 수평 동기 신호(out_HD)(도 9의 (D))으로 규정되는 수평 주사선이 정확히 정수개 들어가도록, 판독 클록(R_CLK)이 생성된다. 이 때문에 기지인 수평 주사선수와 1 수평 주사선의 도트수로부터 판독 클록(R_CLK)이 결정된다. 바꾸어 말하면,본 발명에서는 입출력에서 1프레임의 길이가 클록 단위로 같게 되도록 설정된다. 이 때문에 예컨대, HDTV 방식의 1클록 주기를 T1(s), NTSC 방식의 1클록 주기를 T2(s)로 한 경우에 각각이 다음 수학식 1을 만족하도록 설정된다.
1125(본)·2200(개)·T1= 525(본)·858(개)·T2
상기 식 1을 전개하면, 다음 수학식 2가 얻어진다.
T2= 500/91·T1
상기 식 2를 또한, 주파수 1/T2로 환산하면, 다음 수학식 3이 얻어진다.
1/T2= (91/500)·(1/T1)= (M/N)·(1/T1)
여기서, HDTV 방식의 영상 신호의 클록 주파수를 1/T1= 74.176(MHz)라고 하면, 상기 수학식 3으로부터, NTSC 방식의 영상 신호의 클록 주파수 1/T2는 다음식으로 표시된다.
1/T2= (91/500) ·74.176= 13.5(MHz)
즉, 분주 회로(31)의 분주수(N)의 값을 500, 체배 회로(32)의 체배수(M)의 값을 91로 설정하고, 기록계 클록(W_CLK)에서 판독계 클록(R_CLK)(지금의 경우, 주파수가 13.5(MHz)인 클록)을 생성하면, 도 10에 도시된 바와 같이 홀수 필드의 라인수(L1)와 짝수필드의 라인수(L2)의 값이 같게 되어(L1= L2로 되어), 표준 인터레이스 신호를 출력할 수 있다.
도 11 내지 도 13은 영상 신호를 다운 컨버트하는 경우에 설정되는 분주수, 체배수 및 분주 후의 주파수를 도시한 도표이다. 동 도표에 있어서, IN은 업-다운 컨버터(1)에 입력되는 영상 신호를 나타내고, OUT은 업-다운 컨버터(1)로부터 출력되는 업-다운 컨버트된 영상 신호를 나타내고, W_CLK(MHz)는 PLL 회로(13)로부터 출력되는 기록계 클록의 주파수를 나타내고, N은 분주 회로(31)의 분주수를 나타내고, FA(KHz)는 분주 후의 주파수를 나타내고, M은 체배 회로(32)의 체배수를 나타내고, R_CLK(MHz)는 체배 회로(32)로부터 보간 회로(14)에 출력되는 판독계 클록의 주파수를 나타내고 있다.
도 11은 HDTV 방식의 영상 신호를 신호 규격이 480i(인터레이스)인 NTSC 방식의 영상 신호로 다운 컨버트하는 경우에 설정되는 분주수, 체배수, 분주 후의 주파수를 도시한 도표이다. 이 예에 있어서는 신호 규격이 1080@p(프로그레시브)24, 1080@p30, 1080@i60, 또는 720p@60의 HDTV 방식의 영상 신호를 다운 컨버트하는 경우, 기록계 클록의 주파수가 W_CLK= 74.146(MHz)이라고 하면, 상기 식 (3)으로부터, 분주수(N)가 500, 체배수(M)가 91, 및 분주 후의 주파수(FA)가 148.352(= 74.176 ·1000/500)(KHz)로 각각 설정되고, 주파수가 R_CLK= 13.500(MHz)인 판독계 클록이 생성된다.
또한, 신호 규격이 DRC(Digita1 Reality Creation)인 영상 신호(NTSC 배속 신호)를 다운 컨버트하는 경우, 기록계의 주파수가 W_CLK= 54.000(MHz)라고 하면, 상기 식 (3)으로부터, 분주수(N)가 4, 체배수(M)가 1 및 분주 후의 주파수(FA)가 13500.000(= 54.000·1000/4)(KHz)로 각각 설정되고, 주파수가 R_CLK= 13.500(MHz)인 판독계 클록이 생성된다. 신호 규격이 MUSE(Multiple Sub-nyquist Sample Encoding)인 HDTV 방식 영상 신호를 다운 컨버트하는 경우, 기록계의 주파수가 W_CLK= 44.550(MHz)이라고 하면, 상기 식 (3)으로부터, 분주수(N)가 300, 체배수(M)가 91 및 분주 후의 주파수(FA)가 148.500(= 44.550·1000/300)(KHz)로 각각 설정되고, 주파수가 R_CLK= 13.514(MHz)인 판독계 클록이 생성된다.
또한, 신호 규격이 480p@60인 HDTV 방식의 영상 신호를 다운 컨버트하는 경우, 기록계 클록의 주파수가 W_CLK= 27.000(MHz)라고 하면, 상기 식 (3)으로부터, 분주수(N)가 2, 체배수(M)가 1 및 분주 후의 주파수(FA)가 13500.000(= 27.000·1000/2)(KHz)로 각각 설정되고, 주파수가 R_CLK= 13.500(MHz)인 판독계 클록이 생성된다. 신호 규격이 480i@60인 HDTV 규격의 영상 신호를 다운 컨버트하는 경우, 기록계 클록의 주파수가 W_CLK= 13.500(MHz)라고 하면, 상기 식 (3)으로부터, 분주수(N)가 1, 체배수(M)가 1 및 분주 후의 주파수(FA)가 13500.000(= 13.500·1000/1)(KHz)로 각각 설정되고, 주파수가 R_CLK= 13.500(MHz)인 판독계 클록이 생성된다.
또한, HDTV 방식의 영상 신호를 NTSC 인코더용의 신호 규격이 480i인 NTSC 방식의 영상 신호로 다운 컨버트하는 경우, 상술한 바와 같이 하여, 분주수(N), 체배수(M), 분주 후의 주파수가 각각 설정되고(그 설명은 생략한다), 주파수가 R_CLK= 27.000(MHz)인 판독계 클록이 생성된다. 단, 신호 규격이 DRC인 영상 신호(NTSC 배속 신호)를 다운 컨버트 하는 경우에 한하여, 주파수가 R_CLK= 27.027(MHz)인 판독계 클록이 생성된다.
도 12는 HDTV 방식의 영상 신호를 신호 규격이 576i인 PAL(Phase Alternation by Line) 방식의 영상 신호로 다운 컨버트하는 경우에 설정되는 분주수, 체배수 및 분주 후의 주파수를 도시한 도표이다. 이 예에 있어서는 상술한 바와 같이 하여, 분주수, 체배수, 분주 후의 주파수가 각각 설정되고, 주파수가 R_CLK= 13.500(MHz)인 판독계 클록이 생성된다. 단, HDTV 방식의 영상 신호를 PAL 인코더용의 신호 규격이 576i인 PAL 방식의 영상 신호로 다운 컨버트하는 경우에 한하여, 주파수가 R_CLK= 27.000(MHz)인 판독계 클록이 생성된다.
도 13은 HDTV 방식의 영상 신호를 신호 규격이 1080i@60인 HDTV 방식의 영상 신호 또는 신호 규격이 1080i@50인 HDTV 방식의 영상 신호로, 각각 다운 컨버트하는 경우에 설정되는 분주수, 체배수 및 분주 후의 주파수를 도시한 도표이다. 이 예에 있어서는 상술한 바와 같이 하여, 분주수, 체배수, 분주 후의 주파수가 각각 설정되고, 주파수가 R_CLK= 74.176(MHz)인 판독계 클록이 생성된다. 단, 신호 규격이 MUSE인 HDTV 방식의 영상 신호를 다운 컨버트하는 경우, 또는 HDTV 방식의 영상 신호를 신호 규격이 1080i@50인 HDTV 방식의 영상 신호로 다운 컨버트하는 경우에 한하여, 주파수가 R_CLK= 74.250(MHz)인 판독계 클록이 생성된다.
이상과 같이 1프레임 내에 출력 수평 동기 신호(out_HD)(출력 수평 주사선수)가 정확히 정수개 들어가도록, 분주수(N)와 체배수(M)를 설정하고, 판독계 클록(R_CLK)을 생성하면, 고정밀도로 인터레이스 신호를 업 또는 다운 컨버트할 수 있다. 또한, 분주수(N)와 체배수(M)의 정수배의 값을 이용하여도 마찬가지이다.
도 14는 다른 업-다운 컨버터(1)의 구성예를 도시한 블록도이다. 또한, 도14에 있어서, 도 6에 있어서의 경우와 대응하는 부분에는 동일한 부호를 부여하고, 그 설명은 적절히 생략한다.
MPEG(Moving Picture Experts Group) 디코더(41)는 외부장치로부터 입력되는 스트림 데이터를 분리하고, 소정의 디코드 처리를 시행하여, 영상 데이터, 입력 수직 동기 신호(in_VD) 및 입력 수평 동기 신호(in_HD)를 보간 회로(14)에 각각 공급한다. MPEG 디코더(41)는 또한, 내장하는 분주 회로(51)에 있어서, 발진기(42)로부터의 마스터 클록(MASTER_CLK)의 주파수(지금의 경우, 27MHz)를 A분주 하고, 체배 회로(52)에 있어서, 그 주파수를 B배로 함으로써 기록계 클록(W_CLK)을 생성하여 보간 회로(14)에 공급한다.
여기서, 1프레임 내에 출력 수평 동기 신호(out_HD)(출력 수평 주사선수)가 정확히 정수개 들어가도록(도 10), 분주 회로(51)의 분주수 A의 값과 체배 회로(52)의 체배수 B의 값을 설정함으로써, 발진기(42)로부터의 마스터 클록(MASTER_CLK)을 판독계 클록(R_CLK)으로서 그대로 이용할 수 있다. 따라서, 이 예의 경우, 판독계 클록(R_CLK)을 새롭게 생성할 필요가 없어져 회로를 소형화 할 수 있다.
이상과 같이 입력의 1프레임 내에 출력 수평 동기 신호(out_HD)(출력 수평 주사선수)가 정확히 정수개 들어가도록, 분주수(N 또는 A)와 체배수(M 또는 B)의 값을 설정함으로써, 고정밀도로 인터레이스 신호를 업 또는 다운 컨버트할 수 있다.
이상과 같이 본 발명의 제1 신호 처리장치 및 신호 처리방법에 의하면, 입력된 영상 신호가 갖는 수평 동기 신호에 의거하여 제1 신호를 생성하고, 생성된 제1 신호로 동기시켜 입력된 영상 신호를 기억하고, 제1 신호의 주파수를 제1 값으로 분주한 후 제2 값으로 체배함으로써 제2 신호를 생성하고, 생성된 제2 신호로 동기시켜 기억되어 있는 영상 신호를 판독하도록 했기 때문에 고정밀도로 인터레이스 신호를 업 또는 다운 컨버트할 수 있다.
또한, 본 발명의 제2 신호 처리장치 및 신호 처리방법에 의하면, 기준 신호를 발생하고, 발생된 기준 신호의 주파수를 제1 값으로 분주한 후 제2 값으로 체배함으로써 소정의 신호를 생성하고, 생성된 소정의 신호로 동기시켜 입력된 영상 데이터를 기억하고, 발생된 기준 신호로 동기시켜 기억되어 있는 영상 데이터를 판독하도록 했기 때문에 회로 규모를 대형화 하는 일 없이 고정밀도로 인터레이스 신호를 업 또는 다운 컨버트할 수 있다.

Claims (12)

  1. 입력된 영상 신호의 화소수 또는 주사선수를 변환하는 신호 처리장치에 있어서,
    입력된 상기 영상 신호가 갖는 수평 동기 신호에 의거하여, 제1 신호를 생성하는 제1 생성수단과,
    상기 제1 생성수단에 의해 생성된 상기 제1 신호로 동기시켜, 입력된 상기 영상 신호를 기억하는 기억수단과,
    상기 제1 신호의 주파수를 제1 값으로 분주(分周)한 후, 제2 값으로 체배(遞倍)함으로써, 제2 신호를 생성하는 제2 생성수단과,
    상기 제2 생성수단에 의해 생성된 상기 제2 신호로 동기시켜, 상기 기억수단에 기억되어 있는 상기 영상 신호를 판독하는 판독수단과,
    상기 판독수단에 의해 판독된 상기 영상 신호의 화소수 또는 주사선수를 변환하는 변환수단을 구비하는 것을 특징으로 하는 신호 처리장치.
  2. 제 1항에 있어서,
    상기 제1 값 및 상기 제2 값을 각각 설정하는 설정수단을 더 구비하는 것을 특징으로 하는 신호 처리장치.
  3. 제 2항에 있어서,
    상기 설정수단은 입력된 상기 영상 신호의 1프레임 내에 상기 판독수단에 의해 판독된 상기 영상 신호의 수평 주사선이 정수개 들어가도록, 상기 제1 값과 상기 제2 값을 설정하는 것을 특징으로 하는 신호 처리장치.
  4. 입력된 영상 신호의 화소수 또는 주사선수를 변환하는 신호 처리장치의 신호 처리방법에 있어서,
    입력된 상기 영상 신호가 갖는 수평 동기 신호에 의거하여, 제1 신호를 생성하는 제1 생성스텝과,
    상기 제1 생성스텝의 처리에 의해 생성된 상기 제1 신호로 동기시켜, 입력된 상기 영상 신호의 기억을 제어하는 기억 제어스텝과,
    상기 제1 신호의 주파수를 제1 값으로 분주한 후, 제2 값으로 체배함으로써, 제2 신호를 생성하는 제2 생성스텝과,
    상기 제2 생성스텝의 처리에 의해 생성된 상기 제2 신호로 동기시켜, 상기 기억 제어스텝의 처리로 기억된 상기 영상 신호를 판독하는 판독스텝과,
    상기 판독스텝의 처리에 의해 판독된 상기 영상 신호의 화소수 또는 주사선수를 변환하는 변환스텝을 포함하는 것을 특징으로 하는 신호 처리방법.
  5. 제 4항에 있어서,
    상기 제1 값 및 상기 제2 값을 각각 설정하는 스텝을 더 구비하는 것을 특징으로 하는 신호 처리방법.
  6. 제 5항에 있어서,
    상기 설정스텝은 입력된 상기 영상 신호의 1프레임 내에 상기 판독스텝에 의해 판독된 상기 영상 신호의 수평 주사선이 정수개 들어가도록, 상기 제1 값과 상기 제2 값을 설정하는 것을 특징으로 하는 신호 처리방법.
  7. 입력된 영상 데이터의 화소수 또는 주사선수를 변환하는 신호 처리장치에 있어서,
    기준 신호를 발생하는 발생수단과,
    상기 발생수단에 의해 발생된 상기 기준 신호의 주파수를 제1 값으로 분주한 후, 제2 값으로 체배함으로써, 소정의 신호를 생성하는 생성수단과,
    상기 생성수단에 의해 생성된 소정의 상기 신호로 동기시켜, 입력된 상기 영상 데이터를 기억하는 기억수단과,
    상기 발생수단에 의해 발생된 상기 기준 신호로 동기시켜, 상기 기억수단에 기억되어 있는 상기 영상 데이터를 판독하는 판독수단과,
    상기 판독수단에 의해 판독된 상기 영상 데이터의 화소수 또는 주사선수를 변환하는 변환수단을 구비하는 것을 특징으로 하는 신호 처리장치.
  8. 제 7항에 있어서,
    상기 제1 값 및 상기 제2 값을 각각 설정하는 설정수단을 더 구비하는 것을특징으로 하는 신호 처리장치.
  9. 제 8항에 있어서,
    상기 설정수단은 입력된 상기 영상 데이터의 1프레임 내에 상기 판독수단에 의해 판독된 상기 영상 데이터의 수평 주사선이 정수개 들어가도록, 상기 제1 값과 상기 제2 값을 설정하는 것을 특징으로 하는 신호 처리장치.
  10. 입력된 영상 데이터의 화소수 또는 주사선수를 변환하는 신호 처리장치의 신호 처리방법에 있어서,
    기준 신호를 발생하는 발생스텝과,
    상기 발생스텝의 처리에 의해 발생된 상기 기준 신호의 주파수를 제1 값으로 분주한 후, 제2 값으로 체배함으로써, 소정의 신호를 생성하는 생성스텝과,
    상기 생성스텝의 처리에 의해 생성된 소정의 상기 신호로 동기시켜, 입력된 상기 영상 데이터의 기억을 제어하는 기억 제어스텝과,
    상기 발생스텝의 처리에 의해 발생된 상기 기준 신호로 동기시켜, 상기 기억 제어스텝의 처리로 기억된 상기 영상 데이터를 판독하는 판독스텝과,
    상기 판독스텝의 처리에 의해 판독된 상기 영상 신호의 화소수 또는 주사선수를 변환하는 변환스텝을 포함하는 것을 특징으로 하는 신호 처리방법.
  11. 제 10항에 있어서,
    상기 제1 값 및 상기 제2 값을 각각 설정하는 설정스텝을 더 구비하는 것을 특징으로 하는 신호 처리방법.
  12. 제 11항에 있어서,
    상기 설정스텝은 입력된 상기 영상 데이터의 1프레임 내에 상기 판독스텝에 의해 판독된 상기 영상 데이터의 수평 주사선이 정수개 들어가도록, 상기 제1 값과 상기 제2 값을 설정하는 것을 특징으로 하는 신호 처리방법.
KR1020010024526A 2000-05-09 2001-05-07 신호 처리장치 및 방법 KR100835035B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP??2000-135617? 2000-05-09
JP2000135617A JP2001320680A (ja) 2000-05-09 2000-05-09 信号処理装置および方法

Publications (2)

Publication Number Publication Date
KR20020002196A true KR20020002196A (ko) 2002-01-09
KR100835035B1 KR100835035B1 (ko) 2008-06-03

Family

ID=18643670

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010024526A KR100835035B1 (ko) 2000-05-09 2001-05-07 신호 처리장치 및 방법

Country Status (4)

Country Link
US (1) US6891572B2 (ko)
JP (1) JP2001320680A (ko)
KR (1) KR100835035B1 (ko)
CN (1) CN1168310C (ko)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7015970B1 (en) 2001-12-06 2006-03-21 Nvidia Corporation Method and apparatus for displaying progressive material on an interlaced device
JP4141208B2 (ja) * 2002-08-30 2008-08-27 三洋電機株式会社 映像信号処理装置、および集積回路
US20040090556A1 (en) * 2002-11-12 2004-05-13 John Kamieniecki Video output signal format determination in a television receiver
KR100510550B1 (ko) * 2003-09-29 2005-08-26 삼성전자주식회사 수평 및 수직 방향으로 영상을 스케일링하는 방법 및 장치
US20050180858A1 (en) * 2004-02-04 2005-08-18 Halgas Joseph F.Jr. Customized video processing modes for HD-capable set-top decoders
TWI250801B (en) * 2004-11-17 2006-03-01 Realtek Semiconductor Corp Method for generating a video clock and an associated target image frame
CN100383841C (zh) * 2004-12-30 2008-04-23 鸿富锦精密工业（深圳）有限公司 基于低端锁相环调节虚拟像素时钟的装置及方法
TWI345381B (en) * 2007-12-31 2011-07-11 E Pin Optical Industry Co Ltd Mems scan controller with clock frequency and method of control thereof
TW200947164A (en) * 2008-05-09 2009-11-16 E Pin Optical Industry Co Ltd MEMS scan controller with inherence frequency and method of control thereof
CN102821227B (zh) * 2011-06-10 2017-03-15 上海华虹集成电路有限责任公司 一种视频信号奇偶场的判定方法

Family Cites Families (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1515584A (en) * 1976-01-28 1978-06-28 Quantel Ltd Time base corrector
US4109276A (en) * 1976-03-19 1978-08-22 Rca Corporation Memory read/write organization for a television signal processor
US4605962A (en) * 1984-11-30 1986-08-12 Rca Corporation Progressive scan television system with video compression exceeding display line rate
US4688081A (en) * 1985-01-25 1987-08-18 Hitachi, Ltd. Apparatus for correcting time base error of video signal
US4611225A (en) * 1985-02-14 1986-09-09 Rca Corporation Progressive scan HDTV system
JPH0817008B2 (ja) * 1985-05-24 1996-02-21 日本放送協会 映像信号時間軸補正装置
JPH02228888A (ja) * 1989-03-02 1990-09-11 Canon Inc ビデオ・メモリ装置
US5329367A (en) * 1990-03-26 1994-07-12 Thomson Consumer Electronics, Inc. Horizontal blanking
US5223931A (en) * 1990-03-26 1993-06-29 Thomson Consumer Electronics, Inc. Synchronized scanning at horizontal frequency
KR950004106B1 (ko) * 1992-05-30 1995-04-25 주식회사금성사 화상조절회로
JP2585957B2 (ja) * 1992-08-18 1997-02-26 富士通株式会社 ビデオデータ変換処理装置とビデオデータ変換装置を有する情報処理装置
US5812210A (en) * 1994-02-01 1998-09-22 Hitachi, Ltd. Display apparatus
JPH07261691A (ja) * 1994-02-01 1995-10-13 Hitachi Ltd ディスプレイ装置
US5978041A (en) * 1994-10-24 1999-11-02 Hitachi, Ltd. Image display system
US5999570A (en) * 1995-11-21 1999-12-07 Sony Corporation Transmission apparatus, sending apparatus, and receiving apparatus, and transmission method
JP3823420B2 (ja) * 1996-02-22 2006-09-20 セイコーエプソン株式会社 ドットクロック信号を調整するための方法及び装置
EP0794525B1 (en) * 1996-03-06 2003-07-23 Matsushita Electric Industrial Co., Ltd. Pixel conversion apparatus
US5805233A (en) * 1996-03-13 1998-09-08 In Focus Systems, Inc. Method and apparatus for automatic pixel clock phase and frequency correction in analog to digital video signal conversion
JPH09326958A (ja) * 1996-06-05 1997-12-16 Sony Corp 画像処理装置および処理方法
US6380979B1 (en) * 1996-07-02 2002-04-30 Matsushita Electric Industrial Co., Ltd. Scanning line converting circuit and interpolation coefficient generating circuit
US5790096A (en) * 1996-09-03 1998-08-04 Allus Technology Corporation Automated flat panel display control system for accomodating broad range of video types and formats
KR100225072B1 (ko) * 1996-12-18 1999-10-15 윤종용 포멧 콘버터
US5929924A (en) * 1997-03-10 1999-07-27 Neomagic Corp. Portable PC simultaneously displaying on a flat-panel display and on an external NTSC/PAL TV using line buffer with variable horizontal-line rate during vertical blanking period
JP4146528B2 (ja) * 1997-05-09 2008-09-10 セイコーエプソン株式会社 画像処理装置
JPH118839A (ja) * 1997-06-19 1999-01-12 Matsushita Electric Ind Co Ltd 映像信号変換装置
JP2000041224A (ja) * 1998-07-23 2000-02-08 Nec Corp 補間機能付きスキャン変換回路
JP2000059735A (ja) * 1998-08-04 2000-02-25 Sony Corp 画像処理装置および方法、並びに提供媒体
JP3270406B2 (ja) * 1998-12-08 2002-04-02 エヌイーシーマイクロシステム株式会社 ポジション制御回路
US6633288B2 (en) * 1999-09-15 2003-10-14 Sage, Inc. Pixel clock PLL frequency and phase optimization in sampling of video signals for high quality image display
US6313813B1 (en) * 1999-10-21 2001-11-06 Sony Corporation Single horizontal scan range CRT monitor

Also Published As

Publication number Publication date
JP2001320680A (ja) 2001-11-16
CN1332574A (zh) 2002-01-23
US20020018144A1 (en) 2002-02-14
US6891572B2 (en) 2005-05-10
KR100835035B1 (ko) 2008-06-03
CN1168310C (zh) 2004-09-22

Similar Documents

Publication Publication Date Title
EP0716547B1 (en) Audio/video synchronizer
US7865021B2 (en) Compressed stream decoding apparatus and method
KR100246088B1 (ko) 화소수변환장치
JP4568468B2 (ja) ２つの異なるビデオプログラムを同時に記録及び表示するための方法及び装置
JPS62102671A (ja) ２画面テレビ受像機
KR100835035B1 (ko) 신호 처리장치 및 방법
JP3154190B2 (ja) 汎用走査周期変換装置
US20080002065A1 (en) Image processing circuit, image processing system and method therefor
JP2006191538A (ja) 圧縮ストリーム復号装置及び圧縮ストリーム復号方法
JP2005338498A (ja) 表示メモリ装置
JP2001331157A (ja) 映像信号変換装置
JP2990169B1 (ja) スキャンコンバータ
JP3217820B2 (ja) 映像合成方法および外部同期表示装置
JP3138148B2 (ja) 映像信号変換装置
JP3108326B2 (ja) 映像データ取り込み回路
JPS6150474A (ja) 走査変換装置
JP2001211432A (ja) 画像復号装置、半導体装置、及び画像復号方法
JP2644045B2 (ja) ハイビジョン受信機の時間圧縮装置
JP3648923B2 (ja) カラー映像信号の処理装置
JP2967727B2 (ja) 画像表示制御回路
KR0165965B1 (ko) 해상도가 다른 두 그래픽을 오버레이하기 위한 장치
JP2000134584A (ja) インターフェース装置及び映像信号処理方法
JP2001086426A (ja) 映像信号処理装置
JP2002341851A (ja) 表示デバイス制御装置
JPH0580736A (ja) キヤラクタジエネレータ

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
B701 Decision to grant
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee