JPH0580736A - キヤラクタジエネレータ - Google Patents
キヤラクタジエネレータInfo
- Publication number
- JPH0580736A JPH0580736A JP3243183A JP24318391A JPH0580736A JP H0580736 A JPH0580736 A JP H0580736A JP 3243183 A JP3243183 A JP 3243183A JP 24318391 A JP24318391 A JP 24318391A JP H0580736 A JPH0580736 A JP H0580736A
- Authority
- JP
- Japan
- Prior art keywords
- output
- circuit
- horizontal
- input
- clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Studio Circuits (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 汎用LSI との組み合わせ使用を可能にした経
済性のある安定した複数の水平走査周波数対応のマルチ
スキャン化および連続周波数（所定の水平走査周波数範
囲）のリニアスキャン化ディスプレイモニタ用キャラク
タジェネレータを提供する。 【構成】 ディスプレイモニタ等使用機器の水平同期信
号HDを入力とする水平走査期間中の分周比を自動的に一
定値に保持するクロック発生回路１を有し、同発生回路
１のクロックCKL と前記水平同期信号HDとをバイナリカ
ウンタ６，13に入力し、同バイナリカウンタ６，13出力
のパラレルデータQ0, Q1, ─, Q10, Q11列を汎用のＰ−
ROM メモリ14のアドレス端子に入力して同Ｐ−ROM 14に
予め書き込んだ画面表示（オンスクリーン）用データを
取り出すことを特徴としている。
済性のある安定した複数の水平走査周波数対応のマルチ
スキャン化および連続周波数（所定の水平走査周波数範
囲）のリニアスキャン化ディスプレイモニタ用キャラク
タジェネレータを提供する。 【構成】 ディスプレイモニタ等使用機器の水平同期信
号HDを入力とする水平走査期間中の分周比を自動的に一
定値に保持するクロック発生回路１を有し、同発生回路
１のクロックCKL と前記水平同期信号HDとをバイナリカ
ウンタ６，13に入力し、同バイナリカウンタ６，13出力
のパラレルデータQ0, Q1, ─, Q10, Q11列を汎用のＰ−
ROM メモリ14のアドレス端子に入力して同Ｐ−ROM 14に
予め書き込んだ画面表示（オンスクリーン）用データを
取り出すことを特徴としている。
Description
【０００１】
【産業上の利用分野】マルチスキャンテレビ受像機およ
びディスプレイモニタ等映像関連機器の画面表示用キャ
ラクタジェネレータに関する。
びディスプレイモニタ等映像関連機器の画面表示用キャ
ラクタジェネレータに関する。
【０００２】
【従来技術】画面表示用キャラクタジェネレータに通常
使用されている専用LSI は外部回路として、インダクタ
ンスＬと容量ＣとのＬＣ共振回路を用いた発振回路をも
ち、テレビ受像機の水平同期信号の立ち上がりエッジ部
よりクロックの発振を開始させる、一般に「スタート、
ストップ発振」による同期方式を採用しているため前記
ＬＣ共振回路の“Ｑ”等に大きく影響を受ける。従っ
て、複数の水平走査周波数に対応するマルチスキャン化
のためには、ＬＣ共振回路のインダクタンスＬおよび容
量Ｃともに水平走査周波数に応じて切り換える必要があ
り、また、リニアスキャン化ディスプレイモニタ等への
対応も困難である。
使用されている専用LSI は外部回路として、インダクタ
ンスＬと容量ＣとのＬＣ共振回路を用いた発振回路をも
ち、テレビ受像機の水平同期信号の立ち上がりエッジ部
よりクロックの発振を開始させる、一般に「スタート、
ストップ発振」による同期方式を採用しているため前記
ＬＣ共振回路の“Ｑ”等に大きく影響を受ける。従っ
て、複数の水平走査周波数に対応するマルチスキャン化
のためには、ＬＣ共振回路のインダクタンスＬおよび容
量Ｃともに水平走査周波数に応じて切り換える必要があ
り、また、リニアスキャン化ディスプレイモニタ等への
対応も困難である。
【０００３】
【発明が解決しようとする課題】本発明は上記従来例に
鑑みてなされたもので、専用LSI を使用することなく、
汎用LSI との組み合わせ使用を可能にした経済性のある
安定した複数の水平走査周波数対応のマルチスキャン化
および連続周波数（所定の水平走査周波数範囲）対応の
リニアスキャン化ディスプレイモニタ用キャラクタジェ
ネレータを提供する。
鑑みてなされたもので、専用LSI を使用することなく、
汎用LSI との組み合わせ使用を可能にした経済性のある
安定した複数の水平走査周波数対応のマルチスキャン化
および連続周波数（所定の水平走査周波数範囲）対応の
リニアスキャン化ディスプレイモニタ用キャラクタジェ
ネレータを提供する。
【０００４】
【課題を解決するための手段】本発明は、ディスプレイ
モニタ等使用機器の水平同期信号を入力とする水平走査
期間中の分周比を一定に自動保持する位相同期ループ方
式のクロック発生回路を有し、同発生回路のクロックと
前記水平同期信号とをバイナリカウンタに入力し、同バ
イナリカウンタ出力のパラレルデータ列を汎用のＰ−RO
M メモリのアドレス端子に入力し、同Ｐ−ROM に予め書
き込んだ画面表示（オンスクリーン）用データを取り出
すことを特徴とする。
モニタ等使用機器の水平同期信号を入力とする水平走査
期間中の分周比を一定に自動保持する位相同期ループ方
式のクロック発生回路を有し、同発生回路のクロックと
前記水平同期信号とをバイナリカウンタに入力し、同バ
イナリカウンタ出力のパラレルデータ列を汎用のＰ−RO
M メモリのアドレス端子に入力し、同Ｐ−ROM に予め書
き込んだ画面表示（オンスクリーン）用データを取り出
すことを特徴とする。
【０００５】
【作用】図１に示すように、水平同期信号HDを入力とす
る位相同期ループ方式の発振回路１、同発振回路１出力
のクロックCKL を入力としノアゲート回路９出力をリセ
ット信号とするパイナリカウンタ６、水平同期信号HDを
入力としナンドゲート回路12出力をリセット信号とする
パイナリカウンタ13、４Ｋ×ｎビット等の予め画面表示
データを書き込んである高速処理のＰ−ROM メモリ14等
の回路構成からなり、パイナリカウンタ６および13出力
のパラレルデータQ0, Q1, Q2, ─, Q7, Q8, Q9, Q10, G
11列を高速Ｐ−ROM メモリ14のアドレス端子に入力し、
同メモリ14の予め書き込んだデータを読み出してディス
プレイモニタの画面に表示（オンスクリーン）する。
る位相同期ループ方式の発振回路１、同発振回路１出力
のクロックCKL を入力としノアゲート回路９出力をリセ
ット信号とするパイナリカウンタ６、水平同期信号HDを
入力としナンドゲート回路12出力をリセット信号とする
パイナリカウンタ13、４Ｋ×ｎビット等の予め画面表示
データを書き込んである高速処理のＰ−ROM メモリ14等
の回路構成からなり、パイナリカウンタ６および13出力
のパラレルデータQ0, Q1, Q2, ─, Q7, Q8, Q9, Q10, G
11列を高速Ｐ−ROM メモリ14のアドレス端子に入力し、
同メモリ14の予め書き込んだデータを読み出してディス
プレイモニタの画面に表示（オンスクリーン）する。
【０００６】
【実施例】図１はマルチスキャン化およびリニアスキャ
ン化キャラクタジェネレータのブロック図、図２は同図
１回路各部のタイミングチャートである。図１の１はデ
ィスプレイモニタ等の図２（ａ）のHDに示す水平同期信
号HD（水平走査期間1H）を入力とする位相比較器２、低
域通過フィルタ３、電圧制御発振器４および分周器５か
らなる水平走査期間中の分周比を一定に自動保持する位
相同期ループによるクロック数310 のクロック発生回
路、６は同クロック発生回路１出力のクロック信号CKL
（図２のCKL ）を入力とし、また、水平同期信号HDのイ
ンバータ回路７、同インバータ回路７出力のバーHD信号
をリセット入力とし６のQA出力をクロック入力とするフ
リップフロップＦ−Ｆ回路８、同Ｆ−Ｆ回路８出力QA1
（図２のQA1 ）と水平同期信号HDとを入力とするノアゲ
ート回路９からなるオーバーフロー・リセット回路のリ
セット信号QA2 （図２のQA2 ）をリセットRST 入力とし
前記入力クロック信号CKL を分周して８ビット程度のパ
ラレルデータ列に変換する256 カウント（図２のQ0）の
バイナリカウンタ、13は水平同期信号HDを入力とし、ま
た、図２（ｂ）のバーVDに示す垂直同期信号バーVD（垂
直走査期間1V）をリセットRST 入力とする水平同期カウ
ンタ10および同バーVDを入力とするＦ−Ｆ回路11と同Ｆ
−Ｆ回路11出力QB1 （図２のQB1 ）と前記水平同期カウ
ンタ10出力QC（図２のQC）とを入力とするナンドゲート
回路12とからなるオーバーフロー・リセット回路のリセ
ット信号QB2 （図２のQB2 ）をリセットRST入力とする
前記入力水平同期信号HDを分周してパラレルデータ列に
変換する16カウントのバイナリカウンタ、14は前記バイ
ナリカウンタ６出力のパラレルデータQ0, Q1, Q2, ─,
Q7列およびバイナリカウンタ13出力のパラレルデータQ
8, Q9,Q10, G11列をアドレス端子に入力し、予め書き込
んでおいた画面表示（オンスクリーン）用データＡ，
Ｂ，Ｃ，Ｄ，─, Ｎを読み出し表示出力CG（図２のCG）
するキャラクタジェネレータを構成する４Ｋ×ｎビット
等の高速処理のＰ−ROM メモリである。また、バイナリ
カウンタ６出力のパラレルデータQA（図２のQA）はＦ−
Ｆ回路８のクロック、バイナリカウンタ13出力のパラレ
ルデータQB（図２のQB）はＦ−Ｆ回路11のクロックとす
る。
ン化キャラクタジェネレータのブロック図、図２は同図
１回路各部のタイミングチャートである。図１の１はデ
ィスプレイモニタ等の図２（ａ）のHDに示す水平同期信
号HD（水平走査期間1H）を入力とする位相比較器２、低
域通過フィルタ３、電圧制御発振器４および分周器５か
らなる水平走査期間中の分周比を一定に自動保持する位
相同期ループによるクロック数310 のクロック発生回
路、６は同クロック発生回路１出力のクロック信号CKL
（図２のCKL ）を入力とし、また、水平同期信号HDのイ
ンバータ回路７、同インバータ回路７出力のバーHD信号
をリセット入力とし６のQA出力をクロック入力とするフ
リップフロップＦ−Ｆ回路８、同Ｆ−Ｆ回路８出力QA1
（図２のQA1 ）と水平同期信号HDとを入力とするノアゲ
ート回路９からなるオーバーフロー・リセット回路のリ
セット信号QA2 （図２のQA2 ）をリセットRST 入力とし
前記入力クロック信号CKL を分周して８ビット程度のパ
ラレルデータ列に変換する256 カウント（図２のQ0）の
バイナリカウンタ、13は水平同期信号HDを入力とし、ま
た、図２（ｂ）のバーVDに示す垂直同期信号バーVD（垂
直走査期間1V）をリセットRST 入力とする水平同期カウ
ンタ10および同バーVDを入力とするＦ−Ｆ回路11と同Ｆ
−Ｆ回路11出力QB1 （図２のQB1 ）と前記水平同期カウ
ンタ10出力QC（図２のQC）とを入力とするナンドゲート
回路12とからなるオーバーフロー・リセット回路のリセ
ット信号QB2 （図２のQB2 ）をリセットRST入力とする
前記入力水平同期信号HDを分周してパラレルデータ列に
変換する16カウントのバイナリカウンタ、14は前記バイ
ナリカウンタ６出力のパラレルデータQ0, Q1, Q2, ─,
Q7列およびバイナリカウンタ13出力のパラレルデータQ
8, Q9,Q10, G11列をアドレス端子に入力し、予め書き込
んでおいた画面表示（オンスクリーン）用データＡ，
Ｂ，Ｃ，Ｄ，─, Ｎを読み出し表示出力CG（図２のCG）
するキャラクタジェネレータを構成する４Ｋ×ｎビット
等の高速処理のＰ−ROM メモリである。また、バイナリ
カウンタ６出力のパラレルデータQA（図２のQA）はＦ−
Ｆ回路８のクロック、バイナリカウンタ13出力のパラレ
ルデータQB（図２のQB）はＦ−Ｆ回路11のクロックとす
る。
【０００７】以上、水平走査期間中の分周比を自動的に
一定値に保持するクロック発生回路１の出力クロックCK
L および水平同期信号HDをバイナリカウンタ６，13に入
力してパラレルのデータQ0, Q1, Q2, ─, Q7，Q8, Q9,
Q10, G11列に変換し、同変換データ列を汎用の高速処理
のＰ−ROM メモリ14のアドレス端子に入力し、予め同メ
モリ14に書き込まれたデータ取り出すことにより複数の
水平走査周波数対応のマルチスキャンおよび連続周波数
（所定の水平走査周波数範囲）対応のリニアスキャン用
キャラクタジェネレータを構成する。図３に予め書き込
んだ表示データの受像管におけるオンスクリーン表示図
を示す。表示データのライン位置Ｓは水平同期カウンタ
10によりライン数（図２のQCのＳ）を設定する。尚、ク
ロック発生回路１の分周比をバイナリカウンタ６におけ
る水平走査期間中の表示ドット数（256 ）より若干多め
（310）に設定することで、メモリの有効利用および入
力水平同期信号HDによる直接同期の安定度を向上する。
一定値に保持するクロック発生回路１の出力クロックCK
L および水平同期信号HDをバイナリカウンタ６，13に入
力してパラレルのデータQ0, Q1, Q2, ─, Q7，Q8, Q9,
Q10, G11列に変換し、同変換データ列を汎用の高速処理
のＰ−ROM メモリ14のアドレス端子に入力し、予め同メ
モリ14に書き込まれたデータ取り出すことにより複数の
水平走査周波数対応のマルチスキャンおよび連続周波数
（所定の水平走査周波数範囲）対応のリニアスキャン用
キャラクタジェネレータを構成する。図３に予め書き込
んだ表示データの受像管におけるオンスクリーン表示図
を示す。表示データのライン位置Ｓは水平同期カウンタ
10によりライン数（図２のQCのＳ）を設定する。尚、ク
ロック発生回路１の分周比をバイナリカウンタ６におけ
る水平走査期間中の表示ドット数（256 ）より若干多め
（310）に設定することで、メモリの有効利用および入
力水平同期信号HDによる直接同期の安定度を向上する。
【０００８】
【発明の効果】以上のように本発明は、使用機器の水平
同期信号を入力とする水平走査期間中の分周比を一定に
自動保持するクロック発生回路を有し、同発生回路のク
ロックと前記水平同期信号とをバイナリカウンタに入力
し、同バイナリカウンタ出力のパラレルデータ列を汎用
のＰ−ROM メモリのアドレス端子に入力し、同Ｐ−ROM
に予め書き込んでおいた画面表示用データを取り出すこ
とで、マルチスキャンおよびリニアスキャン用キャラク
タジェネレータを実現することができる。
同期信号を入力とする水平走査期間中の分周比を一定に
自動保持するクロック発生回路を有し、同発生回路のク
ロックと前記水平同期信号とをバイナリカウンタに入力
し、同バイナリカウンタ出力のパラレルデータ列を汎用
のＰ−ROM メモリのアドレス端子に入力し、同Ｐ−ROM
に予め書き込んでおいた画面表示用データを取り出すこ
とで、マルチスキャンおよびリニアスキャン用キャラク
タジェネレータを実現することができる。
【図１】マルチスキャン化およびリニアスキャン化キャ
ラクタジェネレータのブロック図である。
ラクタジェネレータのブロック図である。
【図２】図１を説明するための回路各部の動作タイミン
グ図で、（ａ）は水平走査周期、（ｂ）は垂直走査周期
のタイミング図である。
グ図で、（ａ）は水平走査周期、（ｂ）は垂直走査周期
のタイミング図である。
【図３】図１を説明するための受像管におけるオンスク
リーン表示図である。
リーン表示図である。
１ クロック発生回路 ２ 位相比較器 ３ フィルタ ４ 電圧制御発振器 ５ 分周器 ６ カウンタ ７ インバータ ８ フリップフロップ回路 ９ ノアゲート回路 10 水平同期カウンタ 11 フリップフロップ回路 12 ナンドゲート回路 13 カウンタ 14 メモリ HD 水平同期信号 VD 垂直同期信号
Claims (3)
- 【請求項１】 テレビ受像機等の水平同期信号を入力と
する位相比較器、低域通過フィルタ、電圧制御発振器お
よび分周器からなる水平走査期間中の分周比を一定に自
動保持する位相同期ループによるクロック発生回路と、
同クロック発生回路出力のクロック信号を分周して８ビ
ット程度のパラレルデータ列に変換する第１のバイナリ
カウンタと、前記水平同期信号のインバータ回路出力を
リセット入力とし前記第１のバイナリカウンタのデータ
出力をクロック入力とする第１のフリップフロップ回路
出力と前記水平同期信号とを入力とするノアゲート回路
からなる第１のオーバーフロー防止・リセット回路と、
前記水平同期信号をクロック入力とし垂直同期信号をリ
セット入力とする水平同期カウンタと、前記水平同期信
号を分周してパラレルデータ列に変換する第２のバイナ
リカウンタと、同第２のバイナリカウンタのデータ出力
をクロック入力とし前記垂直同期信号をリセット入力と
する第２のフリップフロップ回路出力と前記水平同期カ
ウンタ出力とを入力とするナンドゲート回路からなる第
２のオーバーフロー防止・リセット回路とをもち前記第
１のバイナリカウンタおよび第２のバイナリカウンタ出
力のパラレルデータを予め画面表示データを記憶したＰ
−ROM 等メモリのアドレスとしてなるキャラクタジェネ
レータ。 - 【請求項２】 前記ノアゲート回路がオアゲート回路か
らなる請求項１記載のキャラクタジェネレータ。 - 【請求項３】 前記ナンドゲート回路がアンドゲート回
路からなる請求項１記載のキャラクタジェネレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243183A JPH0580736A (ja) | 1991-09-24 | 1991-09-24 | キヤラクタジエネレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3243183A JPH0580736A (ja) | 1991-09-24 | 1991-09-24 | キヤラクタジエネレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580736A true JPH0580736A (ja) | 1993-04-02 |
Family
ID=17100060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3243183A Pending JPH0580736A (ja) | 1991-09-24 | 1991-09-24 | キヤラクタジエネレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0580736A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133900A (en) * | 1996-11-15 | 2000-10-17 | Nec Corporation | OSD device capable of maintaining the size of displayed OSD data at a constant in a multisync monitor regardless of a frequency of a horizontal synchronous signal |
-
1991
- 1991-09-24 JP JP3243183A patent/JPH0580736A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6133900A (en) * | 1996-11-15 | 2000-10-17 | Nec Corporation | OSD device capable of maintaining the size of displayed OSD data at a constant in a multisync monitor regardless of a frequency of a horizontal synchronous signal |
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