JPH0693762B2 - 走査周波数変換装置 - Google Patents

Description

【発明の詳細な説明】 〔概要〕 走査周波数の異なる映像信号を表示可能な画面データに
変換する走査周波数変換装置に関し、 水平・垂直両方の走査周波数を変換することができるよ
うにすることを目的とし、 第１の映像信号をディジタル信号に変換するA/D変換器
と、該第１の映像信号の水平・垂直同期信号を分離する
回路と、書込画素クロックを内蔵し、該同期信号に該ク
ロックを位相同期させ且つ指定された水平・垂直書込期
間にそれぞれ対応した・水平・垂直書込アドレスを発生
する書込アドレス発生回路と、該第１の映像信号と走査
周波数の異なる第２の映像信号の同期信号を分離する回
路と、読出画素クロックを内蔵し、該第２の映像信号の
同期信号に該クロックを位相同期させ且つ指定された・
水平・垂直表示期間に対応した水平画素読出クロック及
び垂直ライン読出アドレスを発生し該読出クロックを２
ポート画面メモリ（６）に与える読出アドレス発生回路
と、該第１又は第２の映像信号の同期信号により両アド
レス発生回路のうちの該読出アドレスを優先して一方を
選択し該メモリのアドレス指定を行うアドレスセレクタ
と、該A/D変換器から該メモリへのデータを通常はその
まま読み出し該アドレスセレクタが該第２の映像信号の
同期信号を受けた時のみ読出禁止するFIFOメモリと、該
画面メモリの信号をアナログ信号に変換するD/A変換器
とで構成する。

〔産業上の利用分野〕

本発明は、走査周波数変換装置に関し、特に走査周波数
の異なる映像信号を表示可能な画面データに変換する走
査周波数変換装置に関するものである。

最近のビジュアル機器の多様化に伴い、一つのビジュア
ル機器への画面（画像）データを他の種々のビジュアル
機器に適合して表示（ディスプレイ）する必要が生じて
来ている。

〔従来の技術〕

従来の表示画面を変換する装置としては、第10図に示す
ものがあり、標準のテレビ信号（NTSC信号）をA/D変換
器101でディジタル信号に変換し、このディジタル信号
を切替スイッチ102により１ラインメモリ103、104に交
互に書き込む。この書込動作は、テレビ信号の水平・垂
直同期信号を同期分離回路105で分離し、水平同期信号
をそのまま書込クロック（15.75KHz）としてメモリ10
3、104に与えることにより行われる。また、水平同期信
号が位相同期回路106に与えられることにより書込周波
数の２倍の読出クロック（31.5KHz）が生成されメモリ1
03、104に与えられることにより読出動作が行われ、切
替スイッチ107を交互に切り替えることによりD/A変換器
108からテレビ信号とは走査周波数が異なった高解像度
の映像信号が出力される。

このときの表示画面が第11図に示されており、走査周波
数変換前のテレビ信号の水平走査周波数は15.75KHzであ
り、変換後の映像信号の水平走査周波数は２倍の31.5KH
zとなっていることが示されている。従って、変換後の
表示画面は第12図のタイムチャートにも示されているよ
うに、各水平ラインが２回づつ重複して表示されてい
る。

〔発明が解決しようとする課題〕

上記の従来例では、１ライン分の画像メモリを有し、書
込速度の２倍で読み出すことで水平走査周波数のみを２
倍にし、垂直走査周波数については変換しないものであ
った。

このため、見掛け上の走査線数が２倍となり、標準のテ
レビには木目細かく表示できるという利点を有するが、
水平走査周波数だけでなく垂直走査周波数も異なるパソ
コン等の高解像度画像には対応できないという問題点が
あった。

従って、本発明は、水平・垂直両方の走査周波数を変換
することができる走査周波数変換装置を実現することを
目的とする。

〔課題を解決するための手段〕

上記の目的を達成するため、本発明に係る走査周波数変
換装置では、第１図に原理的に示すように、第１の映像
信号をディジタル信号に変換するA/D変換器１と、該第
１の映像信号の水平・垂直同期信号を分離する回路２
と、書込画素クロックを内蔵し、該同期信号に該クロッ
クを位相同期させ且つ指定された水平・垂直書込期間に
それぞれ対応した水平・垂直書込アドレスを発生する書
込アドレス発生回路３と、該第１の映像信号と走査周波
数の異なる第２の映像信号の同期信号を分離する回路４
と、読出画素クロックを内蔵し、該第２の映像信号の同
期信号に該クロックを位相同期させ且つ指定された水平
・垂直表示期間に対応した水平画素クロック及び垂直ラ
イン読出アドレスを発生し該読出クロックを２ポート画
面メモリ６に与える読出アドレス発生回路５と、該第１
又は第２の映像信号の同期信号により両アドレス発生回
路３、５のうちの該読出アドレスを優先して一方を選択
し該メモリ６のアドレス指定を行うアドレスセレクタ７
と、該A/D変換器１から該メモリ６へのデータを通常は
そのまま読み出し該アドレスセレクタが該第２の映像信
号の同期信号を受けた時のみ読出禁止するFIFOメモリ８
と、該画面メモリの信号をアナログ信号に変換するD/A
変換器９とを備えている。

〔作用〕

本発明の走査周波数変換装置では、第１の映像信号の水
平・垂直同期信号を同期分離回路２で分離した後、アド
レスセレクタ７及び書込アドレス発生回路３に与える。
書込アドレス発生回路３では、内蔵した書込画素クロッ
クを水平・垂直同期信号に位相同期させた上、例えば外
部から指定した水平・垂直書込期間にそれぞれ対応した
水平・垂直書込アドレスを発生する。この書込アドレス
発生時には、第１の映像信号の水平・垂直同期信号がア
ドレスセレクタ７に与えられており、これによりアドレ
スセレクタ７は書込アドレスを２ポート画面メモリ６に
与える。第１の映像信号はA/D変換器１ディジタル信号
に変換された後、FIFOメモリ８に送られるが、通常は一
旦蓄積されて一定時間後にメモリ６に送られ、上記の書
込アドレスに書き込まれる。

この結果、入力画面は第２図（ａ）に示すように、第１
の映像信号の水平同期信号の周期（例えば640ドット）
内で且つ垂直同期信号の周期（例えば480ライン）内に
指定された水平・垂直期間内に書き込まれる。

一方、第１の映像信号とは走査周波数が異なる第２の映
像信号の水平・垂直同期信号が同期分離回路４で分離さ
れアドレスセレクタ７及び読出アドレス発生回路５に送
られる。読出アドレス発生回路５では、内蔵した読出画
素クロックをその第２の映像信号の水平・垂直同期信号
に位相同期させた上、例えば外部から指定した水平・垂
直読出期間にそれぞれ対応した水平画素クロック及び垂
直読出アドレスを発生し、水平画素読出クロックはメモ
リ６に直接送る。読出アドレスを発生時には、第２の映
像信号の水平・垂直同期信号がアドレスセレクタ７に与
えられており、これによりアドレスセレクタ７は読出ア
ドレスを２ポート画面メモリ６に与える。

即ち、同期分離回路４からアドレスセレクタ７への同期
信号が入力された場合には、アドレスセレクタ７は垂直
ライン読出アドレスを優先的にメモリ６に出力するとと
もにA/D変換器からFIFOメモリ８へのデータを蓄積した
までで出力しないようにする。そして、ラインアドレス
を出力した後にはアドレスセレクタ７は上記の動作を行
う。

この読出アドレスを受けたメモリ６では、対応するアド
レスに書き込まれているデータを水平画素読出クロック
に従って読み出し、D/A変換器９を経て映像信号を発生
する。

この結果、表示画面は第２図（ｂ）に示すように、第２
の映像信号の水平同期信号の周期（例えば1024ロッド）
内で且つ垂直同期信号の周期（例えば768ライン）内に
指定された水平・垂直期間内に表示される。

このようにして、第３図に示すように、同期信号がアド
レスセレクタ７に与えられる度に書込又は読出が行わ
れ、第１の映像信号を、これと走査周波数の異なる第２
の映像信号の画面に表示することができる。この例で
は、書込水平同期信号の間に２つの読出水平同期信号が
入るようになっているので、書込水平同期信号の１周期
にデータを書き込んだ場合、２つの画像データ分余って
いるが、アドレスセレクタ７が読出データを優先的に選
択したときには、この２データ分をFIFOメモリ８に蓄え
ればよいことになる。

〔実施例〕

第４図は、第１図に示した本発明の走査周波数変換装置
の一実施例を示しており、この実施例では、１つの画面
メモリ６が４つに分割されている。これは、メモリ６の
書込速度が遅いことを考慮したものであり、これに対応
してラッチ回路10と11を設け、更に４分周回路12でラッ
チ回路10、11の書込／読出タイミングを合わせている。
但し、非常に高速なメモリ６であれば、１つの画面メモ
リで充分であり、また、ラッチ回路及び４分周回路も必
要なくなる。また、書込アドレス発生回路３は、同期分
離回路２からの水平・垂直同期信号を入力する書込用同
期回路31と、この書込用同期回路31で位相同期された水
平・垂直同期信号と、外部からの指定期間を与える信号
とを受けて書込水平・垂直アドレスを発生する書込カウ
ンタ32とで構成されている。更に、読出アドレス発生回
路５は、同期分離回路２からの水平・垂直同期信号を入
力する読出用同期回路51と、この読出用同期回路51で位
相同期された水平・垂直同期信号と外部からの指定期間
を与える信号とを受けて水平画素読出クロック及び垂直
読出ラインアドレスを発生する読出カウンタ52とで構成
されている。

これらのアドレス発生回路３及び５は更にそれぞれ第５
図及び第６図に詳しく示されている。

第５図において、書込アドレス発生回路３の書込用同期
回路31は書込画素クロック発生部31aと、書込画素クロ
ック（これは、書き込む画素と等しい周波数を中心周波
数とし周波数の可変が可能なクロック）の分周回路とし
てのカウンタ31bと、分周出力と同期分離回路２の水平
同期信号との位相比較を行う比較回路31cとで構成され
ている。尚、同期分離回路２からの垂直同期信号はその
まま通過させる。また、書込カウンタ32は、書込画素ク
ロック発生部31aからの書込ドットロックと、例えばCPU
等の外部からの水平書込期間（１〜640ドット）指定信
号とのアンドゲート32aと、このアンドゲート32aの出力
クロックをカウントして水平形書込アドレスを発生し分
周回路31からの水平同期信号によってリセットする水平
アドレスカウンタ32bと、分周回路31bからの水平同期信
号と垂直書込期間（１〜480ライン）指定信号とのアン
ドゲード32cと、このアンドゲート32cの出力クロックを
カウントして垂直書込ラインアドレスを発生し同期分離
回路２からの垂直同期信号によってリセットする垂直ア
ドレスカウンタ32dとで構成されている。

第６図に示す読出アドレス発生回路５の読出用同期回路
51は第５図と同様の構成で読出画素クロック発生部51a
と、カウンタ51bと、比較回路51cとで構成されており、
読出カウンタ52は、アンドゲート52aとアンドゲード52c
と、垂直アドレスカウンタ52dとで構成されている。
尚、読出画素クロックは、読み出す画素と等しい周波数
を中心周波数とし周波数の可変が可能なクロックであ
り、また読出カウンタ52に水平アドレスカウンタ32bに
対応するカウンタが設けられていないのは、メモリ６の
読出の際のアドレス指定が垂直ラインアドレスのみで足
りるからである。但し、アドレス指定された各ライン中
の画素データの読出にはクロックが必要であるため、ア
ンドゲート52aから水平画素読出クロックが発生される
ようになっている。また、水平表示期間は201〜840ドッ
ト、垂直表示期間101〜580ラインを指定するものとす
る。

次に第４図に示した実施例の動作を第５図及び第６図を
参照して説明する。尚、ここでは第１の映像信号として
テレビ信号（NTSC信号）を用い、第２の映像信号として
高解像度のパソコン映像信号を用いるものとする。

テレビ信号A/D変換器１でディジタル信号に変換されてF
IFOメモリ８に一時蓄積され、出力されてラッチ回路10
に４画素づつラッチされる。

一方、テレビ信号は同期分離回路２でその水平・垂直同
期信号Ｈ、Ｖに分離されアドレスセレクタ７と書込用同
期回路31に送られる。これによってアドレスセレクタ７
は後述するようにパソコン映像信号の同期信号が入力さ
れない限り書込アドレス発生回路３からの水平・垂直ア
ドレスが選択されてメモリ６に与えられることになる。

この場合の水平・垂直アドレスは、同期分離されたテレ
ビ信号の同期信号から書込用同期回路31及び書込カウン
タ32により発生される。

即ち、第５図に示すように書込画素クロック発生部31a
でクロックが発生され、分周回路31bでクロックを640カ
ウントした時、書込水平同期信号を発生して比較回路31
cに与える。この比較回路31cでは、その書込水平同期信
号と、同期分離されたテレビ信号の水平同期信号とを位
相比較し両者が一致するようにクロック発生部31a、分
周回路31b、及び比較回路31cで構成されるPLL回路で制
御される。この様子が第７図（ａ）及び（ｂ）に示され
ている。

書込カウンタ32では、書込画素クロックと水平書込期間
とをアンドゲート32a及び水平アドレスカウンタ32bを通
すことにより最大テレビ画面と同じ640ドットの水平画
面が得られ、書込同期信号と垂直書込期間とをアンドゲ
ート32c及び垂直アドレスカウンタ32dを通すことにより
最大テレビ画面と同じ480ラインの垂直画面が得られ
る。

この結果、第２図（ａ）に示したような画面がメモリ６
に書き込まれる。書込期間を小さくすれば、第２図
（ａ）の画面は一部削り取られる形となり、左上部分に
残る。

このようにして書込カウンタ32で発生された水平・垂直
書込アドレスはラッチ回路10のクロック端子CKに与えら
れてラッチを可能にし、４分周回路12で４分周されてラ
ッチ回路10のロード端子LOに与えらて４画素分を一斉に
メモリ６にロード可能にする。

上述したようにアドレスセレクタ７は今、書込側のアド
レスを選択しているので、ラッチ回路10からのデータは
分周回路12から出力される水平・垂直書込アドレスに従
いメモリ６の各セグメントに書き込まれる。

読出動作は、第６図に示す読出アドレス発生回路６によ
り、書込アドレス発生回路３と同様にして読出アドレス
が発生されることとなる。

但し、上述したように、メモリ６の読出アドレスは垂直
ラインアドレスのみを指定すれば充分であるため、読出
カウンタ52からは垂直ライン読出アドレスが４分周回路
12を通ることなくアドレスセレクタ７に入力される。こ
のとき、アドレスセレクタ７はパソコン信号の同期信号
により読出側に切り替えられているため、この垂直ライ
ンアドレスをメモリ６に与えてアドレス指定を行う。そ
して、各ラインの画素をラッチ回路11にラッチするには
クロックが必要なため、読出カウンタ52で生成された水
平画素読出クロックを４分周回路12で４分周してメモリ
６に与え、各メモリセグメントの指定されたラインアド
レスに対応するラインの各画素を読み出し、４分周して
いない読出クロックによってラッチ回路11から読み出し
てD/A変換器９によりパソコン映像信号を発生する。

このようにして読み出された画面は第２図（ｂ）に示し
たようになるが、この第２図（ｂ）の例では水平・垂直
ともにテレビ信号の最大幅がアンドゲート52a、52cへの
表面期間として指定されており、これらに限らず、小さ
な画面を表示することができる。但し、その場合に一部
が削り取られていることもある。また、表示期間を常に
“1"にしておけば、第２図（ｂ）の画面は丁度左上にく
っ付く形となる。

ここで、メモリ６への書込動作のためにメモリ６から読
み出されるデータが無くなってしまうという表示画面が
消えてしまう。即ち、テレビ信号の同期信号とパソコン
信号の同期信号とは互いに非同期に発生されるので、こ
のときにはアドレスセレクタ７は読出側のアドレスを優
先的に選択してメモリ６に与えられる必要があり、この
ときにはラッチ回路10への入力は禁止する必要がある。
そのため、アドレスセレクタ７は読出側の同期信号を受
けたときFIFOメモリ８にその旨知らせ、これを受けてFI
FOメモリ８では、順次蓄積して読み出しているデータの
読出を禁止する。

この間、アドレスセレクタ７は第３図に示したように１
ライン分のアドレスをメモリ６に出力し、これが終了す
るとアドレスセレクタ７はFIFOメモリ８の読出禁止状態
を解除して再び書込動作を行う。

即ち、第３図より分かるように、アドレスセレクタ７は
読出を割込動作として処理することとなる。

第８図は、かかる書込と読出の非同期動作による画面メ
モリ上の新旧混在状態を示したもので、読出速度が書込
速度を上回っているために読出側でt2時間経過したとき
に書込側はＡまでしか新しいデータを書き替えていない
ことを示している。しかし、動画像の場合、連続して送
られる画面には相関関係が非常に強いので視覚上は問題
とならない。

第９図は本発明の応用例が示されており、本発明の走査
周波数変換回路SCを用いれば、テレビ信号をパソコンPC
の映像周波数に変換することで簡単に表示することが可
能となり、オアゲート等の合成回路RCを設けるることに
よりパソコンPCの映像信号との合成画面をCRTに表示す
ることが可能となる。

尚、以上の実施例では、テレビ信号とパソコン信号を例
にとったが、これに限らず種々の異なった走査周波数の
信号変換を行うことができる。

〔発明の効果〕

このように、本発明の走査周波数変換装置によれば、走
査周波数が異なる２つの映像信号からそれぞれ同期信号
を抽出し、これらの同期信号に書込クロック、読出クロ
ックを位相同期させてそれぞれ書込アドレス、読出アド
レスを生成し、各同期信号の発生に対応して書込、読出
を行うとともに読出動作時にはメモリへの書込を行わな
いように構成したので、水平・垂直共に走査周波数が異
なる映像信号でも互いに常に画面表示を行うことができ
る。

【図面の簡単な説明】

第１図は本発明に係る走査周波数変換装置を原理的に示
すブロック図、 第２図は本発明に係る走査周波数変換装置における入力
画面と表示画面を説明するための図、 第３図は本発明の走査周波数変換装置の動作タイムチャ
ート図、 第４図は本発明の走査周波数変換装置の一実施例を示す
ブロック図、 第５図は本発明の走査周波数変換装置に用いる書込アド
レス発生回路の一実施例を示す図、 第６図は本発明の走査周波数変換装置に用いる読出アド
レス発生回路の一実施例を示す図、 第７図は同期信号の位相同期を説明するためのタイムチ
ャート図、 第８図は画面メモリ上で新旧データの書込状態を示した
図、 第９図は本発明の応用例を示した図、 第10図は従来の走査周波数変換装置を示したブロック
図、 第11図は従来例の画面表示例を示した図、 第12図は従来例のタイムチャート図、である。 第１図において、 １……A/D変換器、 ２、４……同期分離回路、 ３……書込アドレス発生回路、 ５……読出アドレス発生回路、 ６……２ポート画面メモリ、 ７……アドレスセクレタ、 ８……FIFOメモリ、 ９……D/A変換器。 図中、同一符号は同一又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】第１の映像信号をディジタル信号に変換す
   るA/D変換器（１）と、 該第１の映像信号の水平・垂直同期信号を分離する回路
   （２）と、 書込画素クロックを内蔵し、該同期信号に該クロックを
   位相同期させ且つ指定された水平・垂直書込期間にそれ
   ぞれ対応した水平・垂直書込アドレスを発生する書込ア
   ドレス発生回路（３）と、 該第１の映像信号と走査周波数の異なる第２の映像信号
   の同期信号を分離する回路（４）と、 読出画素クロックを内蔵し、該第２の映像信号の同期信
   号に該クロックを位相同期させ且つ指定された水平・垂
   直表示期間に対応した水平画素読出クロック及び垂直ラ
   イン読出アドレスを発生し該読出クロックを２ポート画
   面メモリ（６）に与える読出アドレス発生回路（５）
   と、 該第１又は第２の映像信号の同期信号により両アドレス
   発生回路（３）（５）のうちの該読出アドレスを優先し
   て一方を選択し該メモリ（６）のアドレス指定を行うア
   ドレスセレクタ（７）と、 該A/D変換器（１）から該メモリ（６）へのデータを通
   常はそのまま読み出し該アドレスセレクタが該第２の映
   像信号の同期信号を受けた時のみ読出禁止するFIFOメモ
   リ（８）と、 該画面メモリの信号をアナログ信号に変換するD/A変換
   器（９）と、 を備えたことを特徴とする走査周波数変換装置。