JPS6238980A - ビデオ信号のサンプリング方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えば、コンピュータの表示装置としてのＣ
ＲＴディスプレイや、ＴＶ、、ＶＴＲ。

あるいはビデオカメラ等のビデオ信号を出力する機器と
プリンタとを接続して表示画像のハードコピーを取った
り、あるいは、上記機器から出力されるビデオ信号を処
理して外部の画像記憶装置等に転送したりするために、
上記ビデオ信号をＡ／１〕変換して画像情報を処理する
ためのビデオ信号のリンプリング方式に関する。

〔従来の技術〕

上記この種のビデオ信号をサンプリングする場合にし才
、画像を構成する画素の座標位置と、ハードコピーを取
るためのプリンタの印字トソト位置や画像記憶装置のア
ドレス位置とを、完全に一致させる必要がある。

従って、元のビデオ信号に対して十分な分解能を維持す
るようにするためには、ビデオ信号の画素クロック信号
の位相に同期し、かつ、周波数の一致したサンプリング
信号を用いなりればならないとい）問題がある。

そごで、上記しデオ信号を出力する機器側の画素クロッ
ク信号をそのままサンプリングクロック信号として用い
ることが考えられるが、一般的には上記機器からは画素
クロック信η自体を外部に出力するようには構成されて
いないために、ビデオ信号を受ける機器側において画素
クロック信号に位相と周波数が共に同期したサンプリン
グクロック信号を生成する必要がある。

ちなみに、ＣＲＴディスプレイの概略構成およびその表
示画像のバー１：Ｉピーを取るための構成を第７図に示
すブロック図Ｇこ基づいて説明すると、ＣＲＴディスプ
レイにおいてし、１、画素クロック信号発生器（１００
）から出力される画素クロック信号（ｆｐ）を同期信号
発生器（１０１）で所定周期に分周して水平同期信号（
ＩＩＳｙｎｃ）および垂直同期信号（ＶＳｙｎｃ）が生
成され、これら水平同期信号（Ｈ３ｙｎｃ）および垂直
同期信号（ＶＳｙｎｃ）に同期して、ビデオＲＡ　Ｍ　
（１０２）に記憶された画像データ（Ｒ，Ｇ、Ｂ）をラ
スクー発生器（１０３）によりラスター変換し、Ｄ／Ａ
変換器（１０４）でアナログ信号に変換してＣＲＴ　（
１０５）に表示するとともに、複合同期信号発生器（１
０６）により上記水平同期信号（ｌｌｓｙｎｃ）および
垂直同期信号（ＶＳｙｎｃ）を複合した複合同期信号（
Ｓｙｎｃ）とともに、」二記Ｄ／Ａ変換器（１０４）で
アナログ信号に変換された画像信号（Ｒ，Ｇ、Ｂ）が外
部に送出されるように＋１４成されている。

・としζ、り（部のプリンタ装置では、上記同期信号（
Ｓｙｎｃ）を受（Ｊて、制ｆｒｉｌｌ　ｆＭ号発生器（
１０７）にてＡ　／　Ｉ〕変換装置（１０８）のリンプ
リングクロック伝号−（Ｓ　ｐ　）およびフレームメ干
り（１０９）の書き込み信号（ＷＩ？ＴＴＲ）を生成し
、上記アナログ画像信号（Ｔｌ、Ｇ、１１）を、上記Ａ
／Ｄ変換装Ｘ（１０）１）にでデジタル値に変換してフ
レームメモリ（１０９）に転送し７、色変換テーブル（
１１０）にて光の三原色成分（Ｒ，Ｇ、Ｂ）からインク
の色相成分（Ｃ，＋１．■）および黒色（ＢＫ）に変換
し、カラープリンタ（１１１）により前記ｃ　Ｒ’ｒ（
１０５）に表示されているカラー画像と同一画像のハー
ドコピーを得るようにすることとなる。

ところで、−ｉ的なＴＶと同一画素数で同一表示速度を
有するディスプレイ画像を正方画素にサンプリング−（
−る場名、画素クロック信号（ｆｐ）の周波数は約１２
．２７ＭＩＩｚであり、水平同期信号（ｌＩｓｙｎｃ）
　Ｌオ上記画素クロック信号（ｆｐ）をその水平方向の
画素数（ｎ）に対応してｌ／に分周して生成し、垂直同
期信号（ＶＳｙｎｃ）は、この水平同期信号（ｔｌｓｙ
ｎｃ）をさらに１フィール１；の走査線数（１）に対応
して１／Ｉ！分周して生成されるものである。

従って、画素クロック信号（ｆｐ）の周波数と各同期信
号（Ｈ３ｙｎｃ）　、　（ＶＳｙｎｃ）の周波数（ｆＮ
）　、　（ｆｖ）の関係は、その構成画素数（ｋＸｎ）
から下記式（ｉ）、（ｉｉ）に示すように一義的に決ま
るものである。

ｆ　）Ｉ＝１２．２７Ｍ！ｌＺ＋　ｋ　＃１５．７Ｋｔ
ｌｚ　・・・・・・（ｉ　）ｆ　ｖ＝１５．７　ＫＨｚ
＋β＝　　６０１１ｚ　−−（ｉｉ）ただし、 ｋ＝７８０　　　：水平画素数 １１＝２６２．５　７走査線数 である。

そして、上記各式（ｉ）、（ｉｉ）に示した水平同期信
号（Ｈ５ｙｎｃ）の周波数（ｆ＋＋＝１５．７ＫＨｚ）
および垂直同期信号（ＶＳｙｎｃ）の周波数（ｆｖＪＯ
ｌｌｚ）は、表示画面の見易さ等を考慮すると、夫々上
記各値以下にはできないものである。

つまり、−に記憶　ＲＴ’　（１０５）に表示された画
像のハード二１ピーを得るためには、−１−記アナログ
画像伝号（Ｒ，Ｇ、Ｂ）であるビデオ信号をＡ／Ｄ変換
するためのサンプリングクロック信号（Ｓｐ）の周波数
およびその位相を、上記画素りをコ・ツク信号（ｆｐ）
に一致させる必要があり、その概略の値は、下記表■に
示すように、表示画像の画素数（ｎ　Ｘ　ｍ）とＣＲＴ
に画像を表示するための走査方式により一義的に決まる
値となる。

表■ 従って、従来では、上記表１に示す画素クロック信号（
ｆｐ）を、」１記外部に送出される同期信号（Ｓｙｎｃ
）から復元するためには、例えば、第８図（イ）、（Ｉ
＋）に示すように、ゲート制御シュミ・ノ）　１−リガ
発振器を用いて、その発振タイミングを、例えば水平同
期信号（ｌＩｓｙｎｃ）に位１■同期させて」−記画素
クロック信号と同一周波数で発振させるように構成する
手段が提案されているが、この場合、回路構成上、発振
周波数の安定度に対する温度特性を精密に調節しにくく
、ＴＶ信号のようにビデオ信号が純粋なアナログ信号°
（ある場合は多少のサンプリングタイミングずれは多少
の画像歪を生じるだ（〕で大きな問題とはならないので
あるが、コンピュータの出力端末用ディスプレイのよう
なデジタル機器からのビデオ信号をサンプリングする場
合は、そのサンプリングのタイミングが僅かでもすれる
と、画像の識別が困龍になる場合がある。−１−記デイ
スプレイがカラーである場合には、色ずれも加わって致
命的な欠陥となる。ちなみに、−・水平同期区間を１０
００点サンプリングする場合を例に説明すると、サンプ
リング位相のずれをサンプリング周期の１０％程度許容
するとしても、−１−記発振器の発振周波数の安定度の
許容範囲はＯ０旧％以下となり、このような簡単な回路
構成では、上記発振周波数精度を維持するのし」非常に
困デ「であった。

そこで、第９図に示すように、水平同期信号（Ｉｔ　Ｓ
　ｙ　ｎ　（：　）　ｔｊ位相同朋して発振し、この水
平間朋信シシ（ｌＩｓｙｎｃ）の周波数（ｆｌｌ）をｎ
逓倍して、画素りＩ：Ｉツク伝号（ｆｐ）に周波数と位
相が同期したサンプリングパルス信号（Ｓｐ＝ｎ　Ｘ　
ｆ　ｏ）を得るＰ　Ｉ−Ｌ回路を用いる方式が提案され
ている。

〔発明か解決しようとする問題点〕

しかしながら、−１−記１）　Ｌ　Ｌ回路を用いる方式
においてｉ；ｔ　、以下に示すような不都合があった。

すなわち、１．記表１に示すよ・うに、高解像度（例え
ば１（１２４ｘ　１０２／Ｉの画素）のディスプレイか
らの画像信号をリンプリングする場合は、画素クロック
信号の周波数が約５０ＭＩＩｚ以上という非常に高いも
のとなり、上記Ｐ　Ｌ　Ｉ、回路を、通常のＴＴＬ素子
で構成することは不可能であり、高速論理素子であるＥ
ＣＬ素子等の回路膜ａ１が複雑高価になる素子を使用し
て構成しなければならないという不利がある。又、画像
信号をサンプリングするＡ／Ｄ変換器も高速なものを使
用する必要があるとともに、変換されたデータを蓄積す
る画像メモリも高速にアクセス可能なものを使用する必
要があり、この点からも装置構成が複雑高価になるもの
であった。

本発明は、上記実情に鑑みてなされたものであって、そ
の目的は、低速なザンプリング悟号を使用しながらも、
高分解能なビデオ信号を、その分解能を損なうことなく
サンプリングできるようにすることにある。

〔問題点を解決するだめの手段〕

本発明によるビデオ信号のサンプリング方式の特徴とす
るところは、ビデオ信号の画素クロック信号にその位相
が同期し、かつ、その周波数が前記画素クロック信号の
周波数の１／Ｎ倍のパルス列を作り、この１／Ｎ倍の周
波数のパルス列から各位相が前記画素クロック信月の周
期の整数倍ずつずれたＮ組のパルス列を作り、このＮ組
のパルス列にて前記ビデオ信号をＮ回ずつサンプリング
する点にあり、その作用は以下に示す通りである。

〔作　用〕

ずなわち、発生周期および位相が上記画素クロック信号
にＦ旧１．■シ、かつ、元のビデオ信号の画素クロック
信号の周波数に対して１／Ｎ倍の周波数のパルス列を作
り、この１／Ｎ倍の周波数のパルス列から位相が夫々画
素クロック信号の周期の整数倍す一つずれたＮ組のパル
ス列を作り、このＮ組のパルス列を用いて、ビデオ信号
の所定画素範囲、例えば同−水ΣＦ同期区間を、その・
リンプリング位置をずらしながらＮ回に分けてシンプリ
ングするのである。つまり、元の画素クロック信号の１
／Ｎ倍の低速なサンプリング周回で、そのサンプリング
位相をずらしながらビデオ信号を複数回サンプリングす
ることにより、元の画素クロック信号の周波数よりも低
いサンプリングレートでありながら、結果的に、元の高
速な画素クロック信号でサンプリングした場合と同一分
解能を有する画像データが得られるのである。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第１図は、表示装置としてのカラーＣＲＴディスプレイ
（１）より出力されるカラービデオ信号（Ｒ，Ｇ、Ｂ）
を、Ａ／Ｄ変換装置（２）にてＡ／Ｄ変換してバッファ
メモリ（３）に転送し、このバッファメモリ（３）に転
送された画像データを、図外のＣＰＵにて各種演算処理
するためのビデオインターフェース装置の構成を示すブ
ロック図であって、前記カラーＣＲＴディスプレイ（１
）より出力される水平同期信号（Ｈ３ｙｎｃ）および垂
直同期信号（ν５ｙｎｃ）を複合した同期信号（Ｓｙｎ
ｃ）から前記水平同期信号（Ｈ３ｙｎｃ）、垂直同期信
号（Ｈ３ｙｎｃ）、および、インターレース走査方式の
場合に奇数フィールドか偶数フィールドかを示すフィー
ルド信号（ＦＩＥＬＤ）に分離する同期分離回路（４）
、この同期分離回路（４）から出力される水平同期信号
（Ｈ５ｙｎｃ）にその位相が同期し、がっ、周波数が画
素クロック信号（ｆｐ）のＩ／Ｎ倍の周波数（ｆｐ／Ｎ
）つまり前記水平同期信号（ｌｓｙｎｃ）の周波数（ｒ
、）のｎ／Ｎ倍のパルス列（ｎ　ｘ　ｆｏ／Ｎ）を発生
するサンプリングクロック発生器（５）、前記同期分離
回路（４）から出力されれる水平同期信号（ＩＩＳｙｎ
ｃ）、垂直同期信号（ｌｌｓｙｎｃ）、および、フィー
ルド信号（ＦＩＥＬＤ）を受け、詳しくは後述するマル
チプレクサ（■１）の制御信号（ＴＧ　＋　）と、前記
Ａ／Ｄ変換装置（２）およびバッファメモリ（３）の動
作を制御するＤＭＡコントローラ（６）の動作タイミン
グを制御するタイミング信号（ＴＧ２）とを出力する制
御信号発生器（７）から構成しである。

前記Ａ／Ｄ変換装Ｗ（２）は、前記サンプリングクロッ
ク発生器（５）から発生されるサンプリングクロック信
号（Ｓｐ）により、前記ビデオ信号（Ｒ，Ｇ、Ｂ）を、
前記水平同期信号（ＩＩＳｙｎｃ）　ニ同期して夫々同
時にサンプリングする３つのＡ／Ｄ変換器（２ＯＲ）　
、　（２０Ｇ）　、　（２０Ｂ）、および、その変換デ
ータを前記バッファメモリ（３）に選択出力するマルチ
プレクサ（２１）から構成しである。

前記サンプリングクロック発生器（５）は、前記水平同
期信号（Ｈ５ｙｎｃ）に位相同期し、がっ、その発振周
波数が、前記水平同期信号（ｌｌｓｙｎｃ）に対して前
記分周比（Ｎ／ｎ）の逆数（ｎ／Ｎ）倍つまり第２図（
Ｎ２３の場合）に示すように画素クロック周波ｔ＆（ｆ
ｐ）の１／Ｎのサンプリングクロック信号（ｆｐ／Ｎ）
を発生する位相同期化回路（８）、その位相を調整する
位相調整器（９）、この位相調整器（９）を介して出力
されるパルス列（ｆｐ／Ｎ）を画素クロック信号の周期
に相当する遅延時間（ｔ４）で遅延させて複数個のサン
プリングパルス列信号（Ｓｐｙ）、（Ｓｐ２）　、（Ｓ
ｐａ）を出力する遅延パルス発生器（１０）、および、
前記遅延パルス発生器（１０）により発生されたＮ個（
Ｎ＝３）のパルス列（Ｓｐｙ）　、　（Ｓｐｚ）　、（
Ｓｐｓ）の何れを前記Ａ／Ｄ変換装Ｎ（２）のサンプリ
ングクロック信号（Ｓｐ）として出力するかを選択する
マルチプレクサ（１１）から構成しである。

前記位相同期化回路（８）は、位相比較器（８ｏ）、ロ
ーパスフィルタ（８１）、電圧制御発振器（８２）、分
周器（８３）、および、前記分周器（８３）の分周比（
Ｎ／ｎ）を設定する分周比設定器（８４）からなるＰＬ
Ｌ回路として構成しである。尚、前記分周比（Ｎ／ｎ）
は、前記複数個のサンプリングパルス列信号（Ｓｐｙ”
５ｐ３）の個数（Ｎ）と−水平同期区間の画素数（ｎ）
とから設定されるものである。

前記位相調整器（９）は、前記カラービデオ信号（Ｒ，
Ｇ、Ｂ）を正確な位置つまり元の画面上の座標位置と一
対一に対応する位置でサンプリングするように、前記位
相同期化回路（８）から出力されるパルス列（ｎ　Ｘ　
ｆｎ／Ｎ）の位相を調整するための回路であって、例え
ば、タップ間遅延時間が１／ｆｐより充分小さいディレ
ィラインを用いて構成することができる。

前記遅延パルス発生器（１０）は、第３図に示すように
、前記位相調整器（９）同様に画素クロック信号（ｆｐ
）の周期（ｔ６）に相当する所定の遅延時間毎にＮ　（
Ｎ＝３）個のタップを設けたディレィラインを用いて、
夫々、前記位相同期化回路（８）から出力されるパルス
列（ｎｆＨ／Ｎ）に対して夫々ｔｄ×Ｎ時間（ただし、
Ｎ＝１．２．３である）ずつ遅れた複数個のパルス列（
Ｓｐｙ）、　（Ｓｐｚ）　、　（Ｓｐ３）をサンプリン
グパルス信号（Ｓｐ）として出力するように構成しであ
る。つまり、前記位相同期化回路（８）から出力される
パルス列（ｎｆｌｌ／Ｎ）をＮ等分してＮ−１個の補間
パルス列を発生するのである。

尚、第３図では夫々順番に画素クロック信号（ｆｐ）の
周期（１／ｆｐ）に相当する遅延時間を有するパルス列
を用いる例について説明したが、一般に前記遅延時間（
ｔ、）は下記（ｉｉｉ）式を満足するものであればよい
。

■ Ｔｄ＝Ｋ・−・・・・・・（ｉｉｉ　）ｆｐ ただし、遅延時間（Ｔｄ）は周期（ｔ、）の整数倍であ
る。１倍のときは等しくなる。

である。ここで、ｆｐは画素クロック周波数、Ｎは補間
個数で、第４図はＮ＝３．に＝２の場合を示す。

そして、前記ＣＲＴディスプレイ（１）から出力される
カラービデオ信号（Ｒ，Ｇ、Ｂ）は、前記復元された水
平同期信号（Ｈ５ｙｎｃ）に同期した元の画素クロック
信号（ｆｐ）に対して１／Ｎの周波数の速度で、か・つ
、元の画素クロック信号（ｆｐ）に対して整数倍の周期
分ずれた位相のＮ個のパルス列である３つのサンプリン
グクロック信号（Ｓｐｙ）＋　（Ｓｐｚ）、（Ｓｐｚ）
で、同一水平同期区間を、元の画素クロック信号（ｆｐ
）の周期（ｔｄ）分に相当するザンブリング位置をずら
しなからＮ（Ｎ・３）回サンプリングされて、順次前記
バッファメモリ（３）に転送されることとなるが、この
バッファメモリ（３）に転送された画像データの分解能
は、サンプリング位相をずらしながらＮ回向−水平同期
区間をサンプリングしたものであるから、元の画素クロ
ック信号（ｆｐ）より低速なサンプリングレートでサン
プリングしているにも拘らず、この元の画素クロック信
号（ｆｐ）自体でサンプリングした場合と同一分解能の
画像データが得られるのである。

尚、」−記実流側では、位相調整器（９）および遅延パ
ルス発生回路（１０）を構成するに、ディレィラインを
用いた場合を例示したが、このディレィラインに変えて
、例えばＴＴＩ、ゲート回路の伝播遅延時間を利用して
所定の遅延時間が得られるように構成してもよい。

又、上記遅延パルス発生回路（１０）より複数個のパル
ス列（ＳｐＮ）　Ｎ＝　１．２．　、　、　、を発生さ
せるに、画素クロック信号（ｆｐ）の周波数が高くその
周期（ｔ、）が非常に短くなる場合は、この遅延パルス
発生回路（１０）で遅延させる遅延時間を、前記（ｉｉ
ｉ　）式に従って前記画素クロック信号（ｆｐ）の周期
（ｔ４）の整数倍、例えば第４図に示すように、２倍の
遅延時間（２ｘｔａ）として、結果的に、画素クロック
信号（ｆｐ）の周期（ｔ、）に相当する時間分を遅延さ
せたパルス列を発生させるように構成してもよい。この
場合、遅延時間の調整が容易になるという効果がある。

又、前記Ａ／Ｄ変換装置（２）を構成するに、上記実施
例では、カラービデオ（を号（Ｒ，Ｇ、Ｂ）　ヲ夫々並
列変換する３つのＡ／Ｄ変換器（２ＯＲ）　。

（２０Ｇ）　、　（２０Ｂ）とその出力を選択するマル
チプレクサ（２１）により構成した場合を例示したが、
この場合、前記カラービデオ信号（Ｒ，Ｇ、）ｌ）を直
接各Ａ　／　Ｉ）変換器（２ＯＲ）　、　（２０Ｇ）　
、　（２０Ｂ）に入力するようにできるので回路構成が
簡単になるとともに、高周波アナログ信号である複数の
ビデオ信号（Ｒ，Ｇ、Ｒ）をＡ／Ｄ変換する場合には高
い変換精度が得られるという利点があるが、逆に高価な
Ａ／Ｄ変換器を複数個必要とする不利がある。

そこで、第５図に示すように、アナログマルチプレクサ
（２２）を用いて、上記３つのビデオ信号（Ｒ，Ｇ、　
Ｂ）を順次選択し、一つのＡ／Ｄ変換器（２０）にて順
次シーケンス的にＡ／Ｄ変換するように構成してもよい
。この場合、高価なＡ／Ｄ変換器が一つでよいという効
果がある。

又、第６図に示すように、上記第５図に示した例と同様
に、アナログマルチプレクサ（２２）およびサンプルホ
ールド回路（２３）を一つのＡ／Ｄ変換器（２０）の前
に設けるとともに、前記サンプリングツ１コツク信号（
Ｓｐ）を遅延さ・ｌるＩＲ延開回路２４）を設＆Ｊて、
前記アナＩ７グマルチプ【／クリ（２２）で前記ビデオ
信号（１７，Ｇ、＋１）を多重化し、→Ｊ−ンブルホー
月Ｎ−回路（２３）で変換データを一時保持さセだ後、
低速でＡ／［）変換するように構成してもよい。この場
合、そのＡ／ｎ変換に要する時間制限が緩和されるので
、Ａ／［）変換するアナログ信号に対して十分な変換精
度を有する高価な広帯域のＡ／Ｄ変換器を用いる必要が
無くなり、変換精度を損なうことノ、ｒ　＜　、安価な
Ａ／Ｄ変換器を使用することができるという効果がある
。

〔発明の効果〕

従って、本発明によるビデオ信号のサンプリング方式に
よると、ビデオ信号のサンプリング信号を作るために必
要な回路素子としては、元の画素クロック信号に対して
Ｉ／Ｎ倍の周波数に対して動作可能な低速なものを使用
することができるので、そのサンプリング信号を生成す
るための回路股引が容易となり汎用性が高くなる。又、
→ノンプリング信号のＩ＾１波数が（！（くなることか
ら、ビデオ信号をΔ／「）変換するＡ　／　Ｌ）変換器
としてｉ：ｌ’、　＋１１来方代に比す１ウシて変換速
度が低速へ′４）のが使用可能になるとともに、画像デ
ータを記１０さ一１！ろフレームメモリ等のメモリ素子
も例えばタイナミノクメモリ　（１）ＲＡＭ）等の安価
でＣ１１あろがイＩＬ速なものを使用できるようになる
。もって、技術的に簡単、かつ、安価な構成部品を使用
しても、ビデオ（８号の分解能を低下させることなく高
精度にリーンプリングするごとができるに至った。

【図面の簡単な説明】

図面ば本発明に係るビデオ信号のサンプリング方式の実
施例を示し、第１図Ｉｌｌビデメ信号をハソファメモリ
に転送するためのビデオインターフェース装置の構成を
示ずブ１」ツク図、第２図は位相同期化回路の出力パル
スを示す図面、第３図は遅延パルス発生器の動作を示す
タイムチャート、第４図（３１遅延パルス発生器の別実
施例の動作を示ずタイＪ、チャーＩ−１第５図ＬＪ：　
Ａ　／　ｎ Ｄ変換装置の別実施例の構成を示すブロック図、第６図
はＡ／Ｄ変換装置の更に別の実施例の構成を示すブロッ
ク図、第７図４．１．　ＣＲＴディスプレイの構成とそ
れに接続されるプリンタ装置の構成を示すブロック図、
第８図（イ）＆Ｊ従来例の構成を示すブロック図、同図
（ｎ）　ＩＪその動作を示すタイムチャート、第９図は
Ｐ　ＣＩ、回路の構成を示ずブｌ：ｌ　７り図である。 （Ｒ，Ｇ、Ｂ）・・・・・・ビデオ信号、（ｆｐ）・・
・・・・画素クロック信号、（ＳｐＮ）・・・・・・Ｎ
組のパルス列、（ｔｄ）・・・・・・画素クロック信号
の周期。

Claims (1)

【特許請求の範囲】
1. ビデオ信号の画素クロック信号にその位相が同期し、か
   つ、その周波数が前記画素クロック信号の周波数の１／
   Ｎ倍のパルス列を作り、この１／Ｎ倍の周波数のパルス
   列から各位相が前記画素クロック信号の周期の整数倍ず
   つずれたＮ組のパルス列を作り、このＮ組のパルス列に
   て前記ビデオ信号をＮ回ずつサンプリングするビデオ信
   号のサンプリング方式。