JPS60180240A - デイジタルデ−タ信号の位相補正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はディジタルデータ信号の位相補正回路に関し、
特に２つのディジタルデータ信号の位相合わせをする場
合に適用して好適なものである。

〔背景技術とその問題点〕

例えばディジタルスイッチャのように多系統のディジタ
ルデータ信号を取扱うディジタルシステムにおいては、
ディジタルシステム全体についての基準信号としてのシ
ステムクロックに対する各系統のデータクロック及びデ
ータの位相は系統の長さ等に差異があるために少しづつ
ずれて行くおそれがある。

一方このようにクロック及びデータの位相が各系統ごと
にずれていると、２つのディジタルデータ信号を同期さ
せながら信号処理を行なうような場合に当該位相ずれに
基づく悪影響が生ずるおそれがある。例えば転送されて
来たディジタルデータをシステムクロックによって取込
もうとする場合システムクロックによるデータの取込み
時点が丁度データ信号の各ビットを表わすデータの境目
に来たときには取込むべきディジタル値が不確定になる
ことがある。

因に隣り合うビットの論理レベルが変化したときその立
上り又は立下り波形がなまっているため９の波形間り区
間ではいずれの論理レベルにあるかを判定できず、結局
信号処理回路側に正確なデータを抜出し得ない結果にな
るからである。

また例えば２系統のディジタルデータ信号例えばビデオ
信号及びキー信号の位相が互いにずれているとすれば、
ビデオ信号のキーイング位置がずれる結果になる。

さらに２系統のビデオ信号を合成する際に両者の位相が
ずれていると合成して得られる映像信号にゴーストが出
るお゛それがある。

このようなデータ信号の位相の違いは各系統の遅延量が
相違することや、各ディジタルデータ信号が通過する伝
送系の長さが相違することなどが原因であるので、かか
る位相ずれの発生は実際上不可避であると考えられる。

そこで伝送されて来たディジタルデータ信号の各サンプ
ルデータを確実゛に抜出し、又は合成信号に上述の不都
合が生じないように基準位相に合わせ込むことができれ
ば、ディジタルデータ信号の信号処理を高い精度で行な
うことができるようになると考えられる。

ところで各系統のディジタルデータ信号を基準′位相に
合わせるためには各系統ごとにデータ信号の位相及びデ
ータクロック信号を微調整して行くことも考えられるが
、実際上ディジタルデータが各系統を通過するごとにこ
のデータ位相の微調整を行なうようにすることは全体と
しての構成を大型複雑にするおそれがある。

〔発明の目的〕

本発明は以上の点を考慮してなされたもので、必要に応
じているいろな系統を伝送されて来るディジタルデータ
信号について、データ信号の合成等の処理を行なう信号
処理端において簡易な構成によって各データ信号の位相
合わせを確実に行ない得るディジタルデータ信号の位相
補正回路を堤案しようとするものである。

〔発明の概要〕

かかる目的を達成するため本発明においては、人力デー
タと共に到来するデータクロックと基準クロックとを比
較し、当該比較信号に基づいて基準クロック及び当該基
準クロックを反転してなる反転基準クロック信号の一方
を選択し、この選択された基準クロック又は反転基準ク
ロックを用いて人力データをバッファメモリ回路に取込
んでその出力端から化ツノデータ信号を得るようにする
と共に、基準クロック又は反転基準クロックによつ、−
て入力データに挿入された確認用同期信号と基準同期信
号との位相差を検出し、この検出出力に基づい゛ζ人カ
データの遅延量を制御するようにすることにより、ディ
ジタルデータ信号の位相を簡易な構成によって基準クロ
ックちび基ｉ同期信号に合わせることができるようにす
る。

〔実施例〕

以下図面について本発明の一実施例を詳述する。

第１図においてｌは全体としてディジ゛タルスイッチャ
を示し、複数の人力ビデオ信号ＶＤＩ　、　ＶＯ２・・
・ＶυＮがビデオ信号切換器！２に与えられ必要に応じ
て選択された２つのビデオ信号Ｖ３Ａ及びＶ３Ｂが出力
ミックス回路３に位相補正回路としての遅延回路４Ａ及
び４Ｂを介して人力される。この出力ミックス回路３は
タイトルキー信号に１を位相補正回路としての遅延回路
５を介して受けて、ビデオ信号Ｖ３Ａ　及びＶ３Ｂをミ
ックスしてなる画面に必要に応じてタイトルをつけた後
その出力ｖ４をディジタル−アナログ変換回路６をｉ＋
１して出力ビデオ信号ＶＯＵＴとして送出するようにな
されている。

またビデオ信号切換回路２に対して２つの特殊効果回路
１１及び１２が設けられ、複数の人力ビデオ信号ＶＤ１
〜ν［ｌＮからそれぞれ必要に応じて２つのビデオ信号
Ａ及びＢを選択して効果をつけるべき人力ビデオ信号Ｖ
ｌ＾、ＶＩＢ及びＶ２Ａ　５Ｖ２Ｂとしてそれぞれ位相
補正回路としての遅延回路１３Ａ１１３Ｂ及び１４Ａ、
１４Ｂを介して特殊効果回路１１及び１２に人力される
。この特殊効果回路１１及び１２は人力された２つのビ
デオ信号Ａ及びＢを指定されたミックスレベルでミック
スしたり、指定されたワイプパターンでワイプ処理をし
たりすると共に、ビデオキー信号、タイトルキー信号、
外部キー信号でなるキー信号に２及びに３をそれぞれ位
相補正回路としての遅延回路１５及び１６を通じて画面
上に他の画像、タイトルなどをはめ込むことができるよ
うになされている。

このようにして特殊効果回路ｌｌ及び１２において信号
処理されて得られるビデオ信号はそれぞれミラーループ
１７及び１８を通じてビデオ信号切換回路２に再人力さ
れて出力ミツ・クス回路３に人力し得るようになされて
いると共に、ディジタル−アナログ変換回路１９及び２
０を通じてモニタ出力Ｍ１及びＭ２として送出し得るよ
うになされている。

かかる構成のディジタルスイッチャにおいて出力ミック
ス回路３、特殊効果回路１１及び１２に人力されて来る
複数のディレタルデータ信号相互間の同期をとりながら
データ信号の処理をして行く必要ありかかる同期は各デ
ィジタル信号の人力ループに挿入された遅延回路（４Ａ
、４Ｂ、５）、（１３Ａ、　１３Ｂ、　１５）、（１４
Ａ、　１４Ｂ、　１６）によって実行され、これらの遅
延回路として第２図の構成の位相補正回路ＤＰＣが用い
られる。

この実施例の場ｄ遅延回路に人力されるディジタルデー
タ信号はそれぞれデータ部ＤＡＴＡと、これと同期する
ように到来するデータクロックＤＣＬとで構成され、デ
ータ信号部［）ＡＴＡは可変遅延回路３１を通じてバッ
ファメモリ回路３２にへカされる。バッファメモリ回路
３２は順次縦続接続されたラッチ回路３３及び３４でな
り、後段のラッチ回路３４の出力が遅延出御データＤＯ
として送出される。

一方データクロツクＤＣＬはクロック位相検出回路３５
を有する第１段ラッチ信号形成回路３６に与えられ、ク
ロック位相検出回路３５によってデータクロックＤＣＬ
の立上り時点におけるシステムクロックＳＣＬの論理レ
ベルを検出してこの検出結果に基づいギ第１段ラッチ回
路３３に対するラッチ化、力ＣＫＩのタイミングをシス
テムクロックＳＣＬの立上りで得るか、又は立下りで得
るかを選択するようになされている。

クロック位相検出回路３５の出力ＤＴは排他的論理和回
路構成の一致検出回路３７に一方の人力条件信号として
与えられ、他方の入力条件信号としてシステムクロック
ＳＣＬが与えられ、一致検出回路３７の出力が第１段ラ
ッチ回路３３に対するラッチ信号ＣＫＩとして送出され
る。

この第１段ラッチ信号形成回路３６において、例えば第
３図Ｂに示すようにデータクロックＤＣＬの立上り時点
ｔ、におけるシステムクロックＳＣＬの論理レベルが論
理ｒＨＪであったとすると検出回路３５の検出出力ＤＴ
は論理１−Ｌ」になり、これにより一致検出回路３７の
出力端にはシステムクロックＳＣＬと同じ位相をもつラ
ッチ信号＋Ｊｌが得られ、その立上りによってラッチ回
路３３にデータを書込ませる。かくしてラッチ回路３３
には時点ｔ、後のシステムクロックＳＣＬが立上った時
点ｔ３において当該時点１．に可変遅延回路３１から送
出されているデータ部ＤＡＴＡをラッチ回ａ３３にラッ
チする（第３図（Ｅ））。

このときラッチ回路３３のラッチ出力ＬＡＴは第２段ラ
ッチ回路３４の入力端に与えられ、システムクロックＳ
ＣＬが第２段ラッチ信号ＣＫ２として与えられることに
より時点ｔ１においてシステムクロックＳＣＬが立上っ
たときラッチ回路３４にラッチされる。その結果ラッチ
回路３４の出力端に得られる遅延出力データＤＯは第３
図（Ｆ）に示すようにシステムクロックＳＣＬの各周期
のうちクロック位相検出回路３５が検出動作をした周期
区間に続く１周期が経過した時点ｔ・４で可変遅延回路
３１の出力データロ＾Ｔ＾を遅延出力データＤｏとして
送出することになる。

これに対して第３図（Ｇ）に示すようにデータクロック
ＤＣＬが第３図（Ｃ）の場合と比較して例えば１８０゜
°遅延しているため時点ｔ１においてデータクロックＤ
ＣＬが立上った時システムクロックＳＣＬの論理レベル
が論理ｒＬＪである場合には、クロック位相検出回路３
５の検出出力ＤＴは論理「Ｈ」レベルに立上ることによ
り一致検出回路３７の出力端にはシステムクロックＳＣ
Ｌを反転した信号部（第３図（Ｈ））を第１段ラッチ回
路３３に対するラッチ信号ＣＨＩとして送出する。その
結果ラッチ回路３３は第３図（１）に示すように反転シ
ステムクロック腫が時点ｔ２において立上ったときこの
立上りによって可変遅延回路３１の出力ＤＡＴＡをラッ
チしてその内容を第２段ラッチ回路３４に与える状態に
なる。

ここで第２段ラッチ回路３４はシステムクロックＳＣＬ
の立上りでラッチ動作をするので、結局ラッチ回路３４
の出力端に得られる遅延出力データＤＯの内容は第３図
（Ｊ）に示すようにシステムクロックＳＣＬの各周期の
うちクロック検出回路３５が位相検出動作をした周期区
間に続く１周期のうちの半分が経過した時点ｔ３におい
て可変遅延回路３１がら与えられるデータＤＡＩ’へを
送出して行くことになる。

遅延回路データＤＯは位相差検出回路４０に与えられ、
遅延出力データＤＯに含まれている確認用同期信号ｌ５
ＹＮＣの位相を基準同期信号Ｒ５ＹＮＣと比較してその
位相差に対応する位相差検出出力ＤＥＮを可変遅延回路
３１に対して遅延制御信号として与える。

この実施例の場合位相検出回路４０はシステムクロック
ＳＣＬをクロック人力ＣＫ３として受ける位相差カウン
タで構成され、基準同期信号Ｒ５ＹＮＣが到来した後確
認用同期信号ｌ５ＹＮＣが到来するまでの間システムク
ロックＳＣＬをカウントし、かくしてシステムクロック
ＳＣＬを単位にして確認用同期信号ｌ５ＹＮＣの基準同
期信号Ｒ３ＹＮＣとの位相差をカウントできるようにな
されている。

この確認用同期信号ｌ５ＹＮＣはディジタルスイッチャ
１にディジタルデータ信号を人力する際に所定位相位置
に挿入されるパルスでなる。これに対して基準同期信号
Ｒ５ＹＮＣはシステム全体についてあらかじめ用意され
るビデオ同期信号に対してその水平ブランキング区間の
うち確認用同期信号ｌ５ＹＮＣが挿入された位相位置を
基準にして当該基準位相位置から所定の最大位相遅れ位
置に挿入されている。

かくして仮にディジタルスイッチャｌに入力されたディ
ジタルデータ信号の位相が全く遅れずに遅延回路に到来
したとすると基準同期信号Ｒ５ＹＮＣに対する確認用同
期信号ｌ５ＹＮＣの位相遅れは最大値になるので位相差
検出信号ＤＨＦによって可変遅延回路３１はデータ信号
ＤＡＴＡに対して最大量の遅延を与えるように制御さ−
れ、その結果確認用同期信号ｌ５ＹＮＣの位相が基準同
期信号Ｒ３ＹＮＣと一致する状態に制御される。

しかし実際上はディジタルスイッチャに入力された各デ
ータ信号は必要に応じて選択された伝送系を通るのでそ
れぞれ通った伝送系から与えられる遅延量が異なる状態
で遅延回路に到来して来る。

そこで位相差検出回路４０の位相差検出信号ＤＥＦの内
容は各データ信号ＤＡＴＡがもっている遅延量と基準同
期信号Ｒ３ＹＮＣが設定された最大遅延位相位置までの
差に相当する値になり、この位相差分だけ可変遅延回路
３１がデータ信号ＤＡＴ＾に対して遅延を与えることに
なる。従って遅延出力データＤＯの位相はどのデータ信
号ＤＡＴＡに対しても基準同期信号Ｒ３ＹＮＣの位相位
置にまで遅延されることになり、その結果遅延回路の出
力端に得られる遅延出力データ００は常に最大遅延位相
位置に設定された基準同期信号Ｒ３ＹＮＣの位相と一致
する状態に制御されることになる。

以上の構成において、ディジタルスイッチャの選択に応
じて特殊効果をっけたり、キーイング処理したり等の信
号処理がなされたデータ信号ＤＡＴＡが遅延回路に到来
すると、そのデータはシステムクロックＳＣＬの立上り
又は立下りのタイ、ミングでバッファメモリ回路３２に
取込まれ、その後のシステムクロックＳＣＬの立上りに
よって遅延出力データＤＯとして送出される。かくして
データ信号　Ｄ＾ＴＡはどのようなループを通って来て
も遅延回路の出力端においては必ずシステムクロックＳ
ＣＬに同期して切換わるサンプルデータを配列した構成
をもつことになる。

かかる遅延出力データＤＯに対して位相差検出回路４０
及び可変遅延回路３１が動作することによって″遅延出
力データＤＯは最大遅延位相位置に設定されζいる基準
同期信号Ｒ３ＹＮＣと一致する状態になるまで可変遅延
回路３１で遅延量を制御され、かくして遅延出力データ
ＤＯはシステム全体について定められている基準同期信
号Ｒ５ＹＮＣと同期した信号に位相補正されることにな
る。

上述の構成によれば、互いに異なる信号処理系を通じて
到来したデータ信号０＾ＴＡを新たに信号処理するに際
してその位相をシステムクロックＳＣＬと同期しかつ基
準同期信号Ｒ５ＹＮＣとも同期する信号に補正するよう
になされているので、例えば複数のビデオ信号を合成し
たり、キーイング処理したりするに先立つデータ信号Ｄ
ＡＴへを基準信号に位相同期させることができるので冒
頭において述べたように合成されたビデオ信号にゴース
トが生じたり、画面のはめ込み位置がずれたりするよう
な不都合を有効に回避し得る。

特に第１図のディジタルスイッチャの場合には、ビデオ
信号切換回路２に人力された入力ビデオ信号ＶＤＩ〜Ｖ
ＩＩＮを直接人力データ信号Ｖ３Ａ及びＶ２Ｏとして遅
延回路４Ａ及び４Ｂを介して出力ミックス回路３に人力
する場合には、当該入力データ信号の位相はほとんど遅
延されることはないのに対して、人力ビデオ信号ＶＤＩ
〜ＶＤＮを例えば第１の特殊効果回路１１において信号
処理した後ミラーループ１７を通じてビデオ信号切換回
路２に再入力した後これを出力ミックス回路３に送出す
る場合や、このようにして特殊効果回路１１から再人力
されたビデオ信号を再度特殊効果回路１２に入力して信
号処理した後ミラーループ１８を通じてビデオ信号切換
回路２に再入力すると共にこれを出力ミックス回路３に
送り込むようにした場合にはかなり長い信号処理系を通
過するので、そのまま放置しておけばビデオ信号が通過
するループに応じた位相量の分だけビデオ信号の位相が
遅れて行くことになる。しかし第１図の場合は出力ミッ
クス回路３において、信号処理をする直前に第２図の構
成の位相補正回路ＤＰＣでなる遅延回路を用いてシステ
ム全体について設定された基準同期信号に位相合わせす
るように位相補正が行なわれることにより、常にシステ
ム全体として１つの同期信号及びクロック信号に基づい
てこれと同期して一斉に信号処理がなされることになり
、かくして精度の良い出力ビデオ信号Ｖ。ｃｉ’ｔをデ
ィジタルスイッチャから得ることができる。

かくするにつきクロック位相検出回路３５においてデー
タクロックＤＣＬの立上り時点におけるシステムクロッ
クＳＣＬの論理レベルを検出してシステムクロックＳＣ
Ｌの位相を必要に応じて反転させるようにしたことによ
り、システムクロックＳＣＬの論理レベルがｒＨＪ又は
ｒＬＪのいずれの場合も原理的に同じタイミングでバッ
ファメモリ回路３２に取込むことができ、かくしてデー
タ信号ＤＡＴ＾のサンプルデータを正しくバッファメモ
リ回路３２に取込むことができる。

第２図の可変遅延回路３１として第４図の構成のものを
適用し得る。第４図において人力データ信号ＤＡＴＡを
形成するＲ、Ｇ、Ｂ３原色データＤＩＲ。

ＤＩＧ　、　ＤＩＢがそれぞれＲ，Ｇ、Ｂ原色信号遅延
回路部５０Ｒ，５０Ｇ　、５０Ｂに与えられ、それぞれ
位相補正制御された後遅延出力ＤＬＲ、ＤＬＧ　、　Ｄ
ＬＢとして送出される。これらの遅延回路部５０Ｒ、５
０Ｇ、５０Ｂは互いに同様の構成を有し、第４図におい
てはＲ原色信号遅延回路５０Ｒについての構成を示す。

第４図において５１は遅延素子で２系列のＲＡＭ５３及
び５４を有し、アドレスカウンタ５５のアドレス信号Ａ
ＤＨによってメモリエリアを順次指定するようになされ
ている。アドレスカウンタ５５はリード・ライト信号Ｒ
／Ｗを直接一方のＲＡＭ５３に与えると共にインバータ
５６によって位相を反転して他方のＲＡＭ５４に与え、
かくして一方のＲＡＭがリードモードで動作していると
き他方のＲＡＭをライトモードで動作させるようにし、
かくして遅延素子５１に到来するデータをＲＡＭ５３又
は５４に交互に入力しかつ逆動作する他方のＲＡＭから
データ読出し得るようになされ”ζいる。

原色データ信号ＤＩＲは入力回路６１を介してラッチ回
路６２にラッチされた後遅延素子５１のＲＡＭ５３又は
５４に書込まれる。またＲＡＭ５３又は５４から読出さ
れたデータはスイッチ回路６３を通じてラッチ回路６４
にラッチされ、そのデータをバッファメモリ回路６５を
通じて遅延出力ＤＬＲとして送出される。

アドレスカウンタ５５は位相差検出回路４０から与えら
れる位相差検出信号ＤＥＦを受けて当該ブリセット値に
相当する分だけ続出アドレスを書込アドレスより進める
ようになされ、かくして位相差検出信号１１ＨＦが大き
くなればその分だけ確認用同期信号ｌ５ＹＮＣのデータ
の読出しのタイミングが早くなることにより遅延素子５
１における遅延量を小さい値に制御できるようになされ
ている。

第５図は本発明を例えば高精細度ビデオシステム（ＩＩ
ＤＶＳ）のディジタルスイッチャに適用した場合の実施
例で、ディジタルスイッチャ６９はディジタルデータ信
号処理回路として３つの映像信号ミックス回路７１Ａ　
、　７１Ｂ　、　７１Ｇを有し、その入力側にそれぞれ
第１図について上述した位相補正回路でなる遅延回路７
２＾及び７２Ｂ〜７４Ａ及び７４Ｂを介してビデオ信号
切換回路７５から得られる映像信号ＶＩＡ及びＶＩＢ〜
Ｖ３Ａ及びＶ３Ｂを処理すべきディジタルデータ信号Ａ
及びＢとして受ける。

なお第３の映像信号ミックス回路７１Ｃの入力端には位
相調整回路７６が設けられている。この場合各映像信号
ミックス回路７１Ａ〜？ＩＣはＨＯνＳの特徴として処
理すべきデータ策が多い点に着目してその処理時間を短
縮するために直並列変換回路Ｓ／Ｐを各映像信号ライン
に挿入してミックス回路本体ＭＩＸにおける信号処理を
複数系列同時に実行できるようになされている。かくし
て各系列ごとに得られるミックス映像出力は並列直列変
換回路Ｐ／Ｓにおいて直列データに変換された後出力さ
れる。

また各映像信号ミックス回路７１Ａ〜７１Ｃのキー信号
形成回路部に対するビデオキー信号またはタイトルキー
信号または外部キー信号Ｓ３１は必要に応じて遅延回路
７７Ａ〜７７Ｃを通じて入力される。

またビデオキー信号はビデオ信号切換回路７５において
複数のビデオ信号ＶＩＡＬ〜νＤＮから選択して得られ
るビデオ信号に恭づいてビデオキー信号発生回路７８に
おいて発生される。またタイトルキー信号はタイトルビ
デオ信号に基づいてタイトルキー信号発生回路７９にお
いて発生される。またキー信号形成回路に人力されるワ
イプキー信号Ｓ３３は基準垂直同期信号ＶＤ及び基ｉ水
平同期信号ｆｉｌ＋に基づいてワイプパターン発生回路
８０において発生される。

第１段効果回路及び第２段効果回路を形成する映像信号
ミックス回路７１＾及び７１Ｂの出力端に得られるミッ
クス映像出力信号はビデオ信号切換回路７５に再人力さ
れ、かくして縦続的に構成された特殊効果回路の出力と
して最終段の映像信号ミックス回路７１Ｃのミックス映
像出力Ｓ１５が映像出力信号ｖＯとしてディジタル−ア
ナログ変換回路８１を介して送出される。

なお映像信号ミックス回路？ＬＡ及び７１Ｂの出力のデ
ィジタルアナログ変換回路８２＾及び８２Ｂを介してモ
ニタ出力Ｍｌ及びｉ２として送出され、また最終段の映
像信号ミックス回路７１Ｃに送られるビデオ信号がディ
ジタル−アナログ変換回路８３を通じてモニタ出力Ｍ３
として送出され、さらにビデオ信号切換回路７５に人力
された複数のビデオ信号ＶＤＩ〜Ｖｌ）ｎがディジタル
−アナログ変換回路８４を介してモニタ出力として送出
される。

第５図に示すように構成すれば、テイジタル信号処理回
路としての映像信号ミックス回路７１Ａ　。

７１１、位相調整回路７６及び映像信号ミックス回路７
１Ｇの前段に設けた遅延回路７２Ａ及び７２Ｂ〜７４Ａ
及び７４Ｂによって、それぞれ到来してくる入力データ
信号ＶＩＡ及びＶＩＢ　〜Ｖ３Ａ及びＶ３Ｂ（７）チー
９及びデータクロックの位相を全てデータ信号に共通の
システム基準同期信号及びシステムクロックに位相合せ
させるようにしたことにより、信号処理回路において処
理されるディジタル信号相互間に位相ずれがない状態で
合成、はめ込み等の信号処理を実行し得る。従ってそれ
までの間の伝送系統の長短などによって到来するデータ
信号に不揃いな位相遅れがあっても、これに暴づいてゴ
ーストやはめ込みずれなどの不都合が生じるおそれを有
効に回避し得る。

〔発明の効果〕 以上のように本発明によれば、複数のデータ信号につい
て信号処理をする際にシステム全体について共通に設定
された基準同期信号及びシステムクロックに栽づいて位
相合わせをした後信号処理をするようにしたことにより
、信号処理の結果得られる出力信号にゴーストが生じた
り位置すれが生じたりする等の不都合のないビデオ信号
処理システムを容易に得るととができる。

【図面の簡単な説明】

、　第１図は本発明を適用したディジタルスイッチャを
示すブロック図、第２図はその位相補正回路として用い
られた本発明によるディジタルデータ信号の位相補正回
路の一実施例を示すブロック図、第３図はその各部の信
号を示す信号波形図、第４図は第２図の可変遅延回路３
１の詳細構成を示すブロック図、第５図は本発明による
位相補正回路をＨＤＶＳディジタルスイッチャに適用し
た場合の実施例を示すブロック図である。 １・・・ディジタルスイッチャ、２・・・ビデオ信号切
換回路、３・・・出力ミックス回路、４＾、４Ｂ１５．
１３Ａ　、　１３Ｂ　、　１４Ａ　、　１４Ｂ　、　１
５．１６・・・遅延回路、１１゜１２・・・特殊効果回
路、１７．１８・・・ミラーループ、３１・・・可変遅
延回路、３２・・・バッファメモリ、３３．３４・・・
ラッチ回路、３５・・・クロック位相検出回路、３６・
・・第１段ラッチ信号形成回路、３７・・・一致検出回
路、４０・・・位相差検出回路。 代理人　田辺恵基

Claims (1)

【特許請求の範囲】
1. 人力データと共に到来するデータクロックと基準クロッ
   クとを比較し、当該比較信号に基づいて上記基準クロッ
   ク及び当該基準クロックを反転してなる反転基準クロッ
   ク信号の一方を選択し、この選択された基準クロック又
   は反転基準クロックを用いて上記人力データをバッファ
   メモリ回路に取込んでその出力端から出力データ信号を
   得るようにすると共に、上記基準クロック又は反転基準
   クロックによって上記入力データに挿入された確認用同
   期信号と基準同期信号との位相差を検出し、この検出出
   力に基づいて上記人力データの遅廷量を制御するように
   したことを特徴とするディジタルデータ信号の位相補正
   回路。