JPS6350273A

JPS6350273A - 遅延時間制御回路

Info

Publication number: JPS6350273A
Application number: JP61194424A
Authority: JP
Inventors: Masaaki Fujita; 正明藤田
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1986-08-20
Filing date: 1986-08-20
Publication date: 1988-03-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、位相の異なる複数の映像信号を倍速度変換す
るときに、それらの水平方向の位相を合わせ、画面上で
のずれを補正する遅延時間制御回路に関するものである
。

従来の技術近年、映像信号を、メモリを用いて、水平方向に倍速度
変換を行い、−回の同期信号に到来する映像信号を、そ
の期間で２回走査することによって画面上で、走査線の
見えない、きめ細かなノンインターレース方式の受像機
の開発が進められている。以下図面を参照しながら、上
述した遅延時間補正回路の一例について説明する。第５
図は従来の遅延時間補正回路のブロック図を示すもので
ある。第５図において、１および５は入力されるアナロ
グ信号ＡおよびＧをデジタルデ・−夕に変換するＡ／Ｄ
コンバータ、２は信号処理回路、９ニーｉ信号処理回路
２において発生する遅延時間ＴＤを補正する信号遅延回
路、３および７は倍速度変換回路（Ｉ）および（ＴＩ）
、　　４および８ばＤ／Ａコンバータである。以上のよ
うに構成された回路について、その動作を第９図の波形
をもとに説明する。第５図において入力信号Ａは、同期
信号Ｃに同期した信号（例えば映像信号）でありＡ／Ｄ
コンバータ１に加えられ、デジタルデータＢに変換され
、信号処理回路２で、信号処理されるが、その処理時間
ＴＤだけ元の信号Ａに対して遅延し、デジタル信号とし
て考えるど、第９図りのようになる。デジタルテレビジ
ョン受像機では、一般ＫＴＤは６μｓ〜１０μＳ程度の
値を有している。一方、信号Ｇは、同時に、Ａ／Ｄコン
バータ６に加えられ、デジタル変換され、信号Ｈとなる
。この構成は、一般に、信号Ａを複合映像信号、信号Ｇ
を文多受信機等より来る文字信号と考え、それらの信号
を倍速度変換して受像機の画面上に表示することを考え
ればよい。

しかし、それら２つの信号間の時間差Ｔｐは大きく、一
般の受像機で表示可能な領域約６４μｓに対して、１／
１２〜１１５と大きく、画面上で同時に全ての情報を表
示しきれない場合が発生する。

そこで、第５図９のような、信号遅延回路を設け、その
出力万条Ｌ（第９図参照）と信号りの時間差を合わせる
。その後、倍速度変換回路３，７によって倍速度変換し
、画面上で２つの入力信号Ａ。

Ｇが、出力信号Ｆ、　　Ｋのように遅延時間が合わされ
た信号として見ることができる。

ここで、倍速変換回路について説明する。第６図は、そ
の−例を示すブロック図で、１７は映像信゛号の１水平
走査のデータを記憶する１Ｈメモリ、１８は同期パルス
Ｃよシ半分のパルス間隔をもつ同期パルスＱを発生する
読出同期パルス発生回路、１９は基準クロックＨの２倍
の周波数Ｓを発生するクロック回路である。動作を第７
図を用いて説明する。いま、映像信号が、１／ｆＨ（ｆ
Ｈは同期パルスＣの周期で一般に約６４μｓである。）
の周期で加えられ、その信号をＡ／Ｄコンバータでデジ
タルデータＨに変換する。１Ｈメモリ１７は、まず、同
期パルスＣを基準として、信号Ｈを基準クロックＲの速
度でメモリに記憶する。記憶されたデータ（１）は、次
の同期パルスＣの期間で、同期パルスＣより作られた半
分の周期をもっ読出同期パルスＱを基準として、基準ク
ロックの２倍の周波数クロックＳの速度で読出される。

このとき、読出速度が２倍であるために、同期パルスＣ
の期間でちょうど２回読出されることになる。読出され
たデータＪは、Ｄ／Ａ変換され、信号にとなる。

このとき、入力信号Ｇば、同期パルスＣの期間に（約３
２μｓ　）であり、受像機の偏向走査を３２μｓで行う
と、画面上では、第８図（ｂ）のように、第１フイール
ドで５２５本の走査線となり、現在のインターレース方
式（第８図（ａ））に比べて倍の走査線を有し、きめ細
かな映像となる。

発明が解決しようとする問題点しかしながら、上記のような方法では、遅延時間の補正
に、第１０図に示されるようなラッチ回路等を用いるこ
とになり、例えば映像信号のように高速度な信号に対し
ては、１４ＭＨｚ　　のデータレートで８ビツトの信号
をＴ　Ｄ＝　１０μｓ遅延させ１０μｓるとすると、７ｏｌｔ８Ｘ８１）ｌｔキ１１４２となり
、約１１４２個のラッチが必要となり、ＩＣ化するうえ
でも規模が大きくなるという欠点を有していた。

本発明は、上記問題点に鑑み、遅延時間の補正に、倍速
度変換回路に用いているメモリを共用して実現する回路
を提供することを目的とするものである。

問題点を解決するための手段この目的を達成するために、本発明の遅延時間制御回路
は、倍速度変換回路に用いるメモリを時間遅延と倍速度
変換の２つの制御を同時に行う構成である。

作　　用本発明は、上記した構成によって、倍速度変換を行うと
きの時間軸圧縮の原理を応用して、第１の倍速度変換回
路を駆動する同期パルスと、第２の倍速度変換回路を駆
動する同期パルスの位相を変えることによって、遅延時
間を制御することとなる。

実施例以下、本発明の一実施例の遅延時間制御回路について、
図面を参照しながら説明する。第１図は、本発明の一実
施例の遅延時間制御回路の構成図を示すものである。第
５図と同一番号を付したものは、同じ機能と動作を有す
るもので説明は省略する。６が遅延時間制御回路である
。以下動作を第１図および第２図を用いて説明する。ま
ず、第２図は、動作の各部の信号波形を示すものであっ
て、入力された信号Ａは、Ａ／Ｄコンバータ１によって
デジタル化され、信号Ｂを得る。信号Ｂは、信号処理回
路２で処理され、ＴＤの遅延をもって、信号りが得られ
る。信号りが倍速度変換回路（Ｉ）３に加えられ、同期
パルスＣを基準として、データ（１）’、　（２）’の
ようにメモリに蓄えられ、次の同期パルスの期間で読出
され、（１）“、（２）“のようなデータＥヲ得ル。デ
ータＥはＤ／Ａコンバータ４でアナログ信号に変換され
、信号Ｆを得る。信号Ｆは、信号ＡよりＴＤだけ遅れて
読出される。一方、信号Ｇは、Ａ／Ｄコンバータ５に加
えられデジタルデータＨを得る。このとき、データＨは
、第２図（３Ｘ。

（４）に示されるように、倍速度変換回路（■）７に加
えられる。また、倍速度変換の同期パルスエば、同期パ
ルスＣより、ＴＤだけ遅延させた信号を、遅延時間制御
回路６において発生させて加える。したがって、倍速度
変換回路（■）７のメモリへの書込みは、信号Ｇより２
ＴＤだけ遅れることになり、第２図ＧのＸ点がスタート
点となる。そして、読出しは、つぎの同期パルスエで行
われ、読出しのスタート点は、信号にのＸ′点であシ、
出力は信号Ｋに示されるように、信号Ｆに対して同位相
になる。

このように、遅延制御は、希望する遅延量をＴＤとする
と、本来の遅延したい第２の信号Ｇの位相が、第１の信
号Ａと等しく入力されたとき、同期パルスエの遅延量を
信号Ｇに同期した信号より２ＴＤ（もしくは同期パルス
ＣよりＴＤ）遅延させることによって、出力ＦとＫを同
位相とすることができる。

つぎに遅延制御回路６の具体例を第３図に、タイミング
チャートを第４図に示す。第３図において、１０はＤ−
７リツプフロツプ、１１〜１３は同期カウンタ、１４〜
１６は同期カウンタのプリセット値の設定スイッチであ
る。以下動作を第３図およべ第４図を用いて説明する。

同期パルスＣばＤ−フリップフロップに入力され、その
信号でカウンタ１１〜１３をスイッチ１４〜１６で設定
された設定値にする。その後基準クロックＨによってカ
ウントされ、一定時間後キャリーエが出力される。第３
図は一般のカウンタであり、このとき、設定値を、例え
ば「１０２１」とすると、カウンタは１ｏｂｉｔである
ので、２クロツク後にキャリーエを出力する。この信号
を第２の倍速度変換回路７の同期パルスとして用いると
、ＴＤ＝２Ｔとなる。同様に、例えばクロックがＴ＝１００μｓであ
るとき、Ｔ　ｐ　＝　５μｓとしたいとき、カウンタの
設定値は、１　０２３−５０＝９７３とすればよい。

以上のように、本実施例によれば、遅延時間の異なる信
号処理回路を通る信号を倍速度変換するとき、何ら信号
の遅延回路を設けることなく、倍速度変換回路の同期パ
ルスを遅延させることによって、容易に遅延時間を制御
できることになる。

発明の効果以上のように本発明は、倍速度変換回路の同期パルスを
制御する遅延制御回路を設けることにより、任意の異な
る信号の遅延時間を制御し、かつ倍速変換することがで
きる。

【図面の簡単な説明】

第１図は本発明の一実施例における遅延時間制御回路の
ブロック図、第２図は第１図の動作説明のだめの波形図
、第３図は本発明の実施例の遅延時間制御回路の一具体
例を示す回路図、第４図は第３図の動作説明のための波
形図、第６図：ｆ′！、従来の遅延時間制御回路のブロ
ック図、第６図は倍速度変換回路のブロック図、第７図
は第６図の動作説明のための波形図、第８図Ｃａ）、　
（ｂ）は倍速度表示の−例を現行方式と比較して示す模
式図、第９図は第５図の動作説明のための波形図、第１
０図は従来の遅延回路の一具体例を示すブロック図でち
る。１．５・・・・・・Ａ／Ｄコンバータ、２・・・・・・
信号処理回路、３，７・・・・・・倍速度変換回路、４
，８・・・・・・Ｄ／Ａコンバータ、６・・・・・・遅
延時間制御回路。代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図第　２　図０つ大デ籾　　　　　　　６第　５　図第　６　図、ハｊヴヅゾ第８図（α）ニー（ｂ＞ −永モ走査ｒ＋ｐｓ−一

Claims

【特許請求の範囲】

（１）第１の信号と、第２の信号と、第１の信号に同期
した第１の同期信号と、第１のパルス信号を基準として
、第１の信号を倍速度変換する第１の倍速度変換回路と
、第１の同期信号を一定の時間遅延させ第２の同期信号
を発生する遅延時間制御回路と、第２の同期信号を基準
として、第２の信号を倍速度変換する第２の倍速度変換
回路を備え、第２の同期信号の遅延時間を制御すること
によって、第１の信号と第２の信号の倍速度変換された
信号での位相を調整することを特徴とする遅延時間制御
回路。
（２）倍速度変換回路が、メモリで構成され、映像信号
の１水平走査期間以内の信号を同期信号を基準として第
１の基準クロックの速度で記憶し、次の同期信号によっ
て蓄えられた映像信号を、第１の基準クロックの２倍の
速度で、２回同じ信号を一同期信号期間内に読出すこと
を特徴とした特許請求の範囲第１項記載の遅延時間制御
回路。