JPH04105466A - 同期信号検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、ＭＵＳＥ方式なとの高品位テレビに好適な
同期信号検出回路に関する。

〔従来の技術〕

従来、テレビジョン方式において、走査線数５２５本の
ＮＴＳＣ方式に対し、１０００本以上の走査線をもつい
わゆる高品位テレビか考えられており、その一方式とし
てＭＵＳＥ方式が提案されている。このＭＵＳＥ方式で
は、第７図に示すように、フレームパルス検出用ライン
として互いに逆位相でかつ連続する第１のフレームパル
ス検出用ラインと第２のフレームパルス検出用ラインか
伝送信号に挿入されており、これら第１．第２のフレー
ムパルス検出用ラインは、１ライン（４８０クロツク）
期間の間に、それぞれ４クロック分のハイレベル及びロ
ーレベル（以下それぞれ“Ｈ”及び“Ｌ”という）のペ
アを１７．５回（１４０クロツク分）繰り返すフレーム
パルスを含んでいる。このフレームパルスを含んでいる
第１．第２のフレーノ、パルスｍ＋用ラインを検出する
ことによって、同期信号の検出を行っている。

なお、第７図中のＣＫは伝送りロックを示し、その周波
数は１６．２ＬｉＨｚである。

第８図は従来のＭＵ　Ｓ　Ｅ方式の高品位テレビに用い
られている同期信号検出回路を示す回路である。図にお
いて、１は１ビット入力端子、２はＭＵＳＥ方式の映像
信号フォーマットで］走査線（１ライン）に相当する４
８０クロツク分たけ入力信号を遅延して出力する１走査
線（以下１Ｈという）シフトレジスタ、３は］Ｈシフト
レジスタ２の出力信号と現在の入力信号か人力され、両
信号か互いに逆相のときに“Ｈ”の信号を出力するＥＸ
−ＯＲゲート、４は入力信号を４クロック分（１パルス
分）たけ遅延して出力する４段シフトレジスタ、５は４
段シフトレジスタ４の出力信号と現在の入力信号か入力
され、両信号が互いに逆相のときに“Ｈ”を出力するＥ
Ｘ−ＯＲゲート、６は両ＥＸ−ＯＲゲート３，５の出力
信号が人力されるＡＮＤゲート、７は７ビツトカウンタ
てあり、両ＥＸ−ＯＲケート３．５の“Ｈ“出力により
ＡＮＤケート６の出力か“Ｈ”となる間クロックパルス
をカウントし、“Ｈ”入力の継続により、カウント値か
１６進数で“００°から７Ｆ”までカウントするとキャ
リーを発生すると同時にカウント値のリセットを行う。

そして、７ビツトカウンタ７はＡＮＤケート６の出力か
”Ｌ”になるとカウント値がクリアされる。

次に、第８図に示した回路動作を第９図を用いながら説
明する。第７図に示す第１のフレームパルス検出用ライ
ン、第２のフレームパルス検出用ラインが入力端子１に
順次に入力されると、第２のフレームパルス検出用ライ
ンが人力された時点で、〕Ｈシフトレジスタ２によりＩ
Ｈ遅延された第１のフレームパルス検出用ラインかＥ　
Ｘ　−ＯＲケート３に人力される。そのため、ＥＸ−Ｏ
Ｒケト３には逆相の第１．第２のフレームパルス検出用
ラインか同時に入力されることになり、］Ｈに当たる４
８０クロツク期間ＥＸ−ＯＲケー１・３の出力は“Ｈ”
となる。一方ＥＸ−ＯＲゲート５の出力は、４段シフト
レジスタ４による４クロック分（１パルス分）の遅延に
より、第２のフレームパルス検出用ラインのうちの１４
４クロツク期間たけ“Ｈ”となる。その結果、ＡＮＤゲ
ート６の出力はＥＸ−ＯＲゲート５の出力か“Ｈ”とな
る１４４クロツク期間たけ“Ｈ”となる。

また、カウンタ７は、第９図に示すように第２のフレー
ムパルス検出用ラインか入力したとき、ＡＮＤゲート６
の出力か“Ｈ”となる１４４クロツク期間クロックパル
スのカウントを継続し、１２８クロツク目でキャリーを
発生するため、このカウンタ７から発生されるキャリー
出力をもって同期信号検出パルス（フレームパルス）と
している。

Ｃ発明が解決しようとする課題〕 従来の同期信号検出回路は伝送信号に挿入された第１の
フレームパルス検出用ラインと第２のフレームパルス検
出用ラインが互いに逆相であることを利用し、両フレー
ムパルス検出用ラインをＥＸ−ＯＲゲート３に入力する
ことによりフレームパルス検出用ライン対の存在を確認
している。そのため、ＩＩ（（４８０クロツク）分のデ
ータを遅延保持するために、１Ｈシフトレジスタ２とし
て４８０段のシフトレジスタか必要となり、このような
同期信号検出回路をＬＳＩ化した場合に、回路面積が非
常に大きくなるという問題点があった。

この発明は、上記のような問題点を解消するためになさ
れたもので、ＬＳＩ化した場合に回路面積が小さくて済
む同期信号検出回路を得ることを目的とする。

〔課題を解決するための手段〕

この発明は、複数のパルスを含む第１のフレムパルス検
出用ラインと、前記第１のフレームパルス検出用ライン
と連続しており、前記第１のフレームパルス検出用ライ
ンと逆相の第２のフレームパルス検出用ラインとが挿入
された伝送信号からフレーム同期信号を検出する同期信
号検出回路に適用される。

この発明に係る同期信号検出回路は、伝送信号を受け、
第１．第２のフレームパルス検出用ライン中に前記パル
スか所定回数以上連続して存在することを検出し、それ
ぞれ第１．第２の検出信号を出力するパルス検出手段と
、前記パルス検出手段からの前記第１の検出信号を記憶
し、前記第２の検出信号か前記パルス検出手段から与え
られると同期信号検出信号を発生する同期信号検出信号
発生手段とを備えている。

〔作用〕

この発明における同期信号検出信号発生手段は、第１の
フレームパルス検出用ラインに対応するフレームパルス
検出手段からの第１の検出信号を記憶し、第２のフレー
ムパルス検出用ラインに対応する第２の検出信号がフレ
ームパルス検出手段から入力されると同期信号検出信号
を出力するので、従来のようにＩＨシフトレジスタを設
ける必要がなくなる。

〔実施例〕

第１図はこの発明に係る同期信号検出回路の一実施例を
示す回路図である。１０はパルス検出手段であり、４段
シフトレジスタ１．１．ＥＸ−ＯＲゲート］２、カウン
タ１３より成る。入力端子１からの人力信号は、４段シ
フトレジスタ１１に与えられる。４段シフトレジスタ１
１は、人力信号を４クロック分（１パルス分）たけ遅延
して出力する。ＥＸ−ＯＲゲート１２には４段シフトレ
ジスタ４の出力信号と現在の入力信号が入力されており
、両信号が互いに逆相のとき“Ｈ“を出力する。

カウンタ１３は８ビツトカウンタてあり、ＥＸＯＲゲー
ト１２の“Ｈ”出力によりカウントを開始し、１２８ク
ロツク目にＭＳＢ出力が“Ｈ′に立ち上がる。カウンタ
１３のカウント値はＥＸＯＲゲート１２の“Ｌ゛出力よ
りクリアされる。

２０は、２段シフトレジスタである。２段シフトレジス
タ２０には、トリガ信号Ｔが入力される。

２段シフトレジスタ２０は、トリガ信号Ｔに同期して、
その時点でのカウンタ１３の出力を取り込む。トリガ信
号Ｔは、フレームパルス検出用ラインの１３２クロツク
目のタイミングですべてのラインて発生されるようにし
ている。従って、２段シフトレジスタ２０には相前後す
るラインに対応するカウンタ１３の出力が保持されてい
る。

３１はＡＮＤゲートであり、２段シフトレジスタ２０の
２出力Ｑｌ、Ｑ２が入力されている。

次に、第２図を用いながら、動作について説明する。第
２図に示すような第１のフレームパルス検出用ラインか
入力端子１に人力されると、４段シフトレジスタ１１に
より第１のフレームパルス検出用ラインは４クロック分
（１パルス分）遅延させられる。従って、ＥＸ−ＯＲゲ
ート］２には互いに逆相の信号が入力されることになり
、ＥＸＯＲゲート１２の出力は１４４クロック期間“Ｈ
”となる。カウンタ１３はＥＸ−ＯＲゲート１２の出力
が“Ｈ”となった時点でカウントを開始し、１２８クロ
ツク目でＭＳＢ出力がＨ”に立ち上がる。そして、ＥＸ
−ＯＲゲート１２の出力が“Ｌ”となった時点でカウン
タ１３のカウント値はリセットされる。

トリガ信号Ｔは、１３２クロツク目で２段シフトレジス
タ２０に与えられる。２段シフトレジスタ２０はトリが
信号Ｔに同期してカウンタ１３のＭＳＢ出力の“Ｈ”を
取り込む。この時点ては、２段シフトレジスタ２０の出
力Ｑｌ、Ｑ２は“Ｈ”“Ｌ”となる。“Ｌ２は、第１の
フレームパルス検出用ラインのＩＨ前のライン信号入力
時のものであり、該ライン信号は４クロック幅パルスを
含んでおらず、そのため、ＥＸ−ＯＲゲート１２の出力
は“Ｌ”のままてあり、カウンタ１３がカウントを開始
せず、ＭＳＢ出力も“Ｌ”のままであることによる信号
である。

従って、ＡＮＤゲート３１の人力には“Ｈ′“Ｌ”が入
力され、この時点での出力は“Ｌ”となる。

次に、第２図に示すような第２のフレームパルス検出用
ラインが入力端子１に入力されると、上述と同様の動作
が行われる。すなわち、第２のフレームパルス検出用ラ
インは４段シフトレジスタ１１により４クロック分（１
パルス分）遅延させられる。そのため、ＥＸ−ＯＲゲー
ト１２には互いに逆相の信号か入力されることになり、
ＥＸＯＲゲート１２の出力は１４４クロック期間“Ｈｏ
となる。カウンタ１３はＥＸ−ＯＲゲート１２の出力が
“Ｈ”となった時点でカウントを開始し、１２８クロツ
ク目でカウンタ１３のＭＳＢ出力か“Ｈ”に立ち上がる
。そして、ＥＸ−ＯＲゲート１２の出力が“Ｌ”となっ
た時点てカウント１３のカウント値はリセットされる。

トリガ信号Ｔは上述と同様に１３２クロツク目で２段シ
フトレジスタ２０に与えられる。２段シフトレジスタ２
０はトリガ信号Ｔに応答してカウンタ１３のＭＳＢ出力
の“Ｈ”を取り込む。この時点で２段シフトレジスタ２
０の出力Ｑｌ、Ｑ２はともに“Ｈ”となる。出力Ｑｌ、
Ｑ２のうちのＱｌの“Ｈｏは第２のフレームパルス検出
用ラインに対応するものであり、Ｑ２の“Ｈ”は第１の
フレームパルス検出用ラインに対応するものである。

このように、第１．第２のフレームパルス検出用ライン
が連続して現れたとき、第２図に示すようにＡＮＤゲー
ト３１は“Ｈｏを出力する。ＡＮＤゲート３１の出力か
“Ｈ”に立ち上がることでフレーム同期信号を検出する
ことかできる。そして、例えばこの“Ｈｏへの立ち上か
りエツジに同期させて、フレームパルスを発生させるこ
とかできる。

本実施例によれば、従来のように１Ｈシフトレジスタを
設けることなく第１．第２のフレームパルス検出用ライ
ンが連続して存在することを確認できるようにしたので
、ＬＳＩ化した場合に回路面積が小さくなる。

第３図はこの発明の他の実施例を示す回路図である。パ
ルス検出手段１０の出力はＡＮＤゲート４１．６１の一
方人力に与えられている。ＡＮＤゲート４１の他方入力
には入力端子１からの信号が直接入力され、ＡＮＤゲー
ト６１の他方入力にはインバータ９１を介して入力端子
ｌからの信号が入力されている。ＡＮＤゲート４１の出
力はシフトレジスタ５１に与えられる。シフトレジスタ
５１には、入力取込信号φＡとトリガ信号Ｔとが入力さ
れているＡＮＤゲート８］の出力及び出力書出信号φＢ
が入力されている。シフトレジスタ５１は、ＡＮＤゲー
ト８１の“Ｈ”出力に同期してＡＮＤゲート４１の出力
を取り込み、出力書出信号φＢに同期して取り込んた情
報を出力する。

なお、入力取込信号φＡと出力書出信号φＢとは互いに
ノンオーバーラツプなりロックである。ＡＮＤゲート７
１には、ＡＮＤゲート６１及びシフトレジスタ５１の出
力及びトリガ信号Ｔが与えられている。ＡＮＤゲート７
１は、トリガ信号Ｔに同期してＡＮＤゲート６１の出力
とシフトレジスタ５１の出力とのＡＮＤを出力する。

まず、第４Ａ図及び第４Ｂ図を用いながら第１のフレー
ムパルス検出用ラインが入力端子１に入力された場合に
ついて説明する。第４Ａ図に示すような第１のフレーム
パルス検出用ラインが入力端子１に入力された場合、パ
ルス検出手段１ｏに含まれるＥＸ−ＯＲゲート１２の出
力、カウンタ１３のカウント値及びカウンタ１３のＭＳ
Ｂ出力は、第４Ａ藺に示すように、第１図に示した回路
の場合と同様に変化する。

ＡＮＤゲート４１の出力は、カウンタ１３のＭＳＢ出力
が“Ｈ”となり、がっ第１のフレームパルス検出用ライ
ンが“Ｈ”のときだけ“Ｈ”となる。ＡＮＤゲート６１
の出力は、カウンタ１３のＭＳＢ出力が“Ｈ”となり、
かつ第１のフレームパルス検出用ラインが“Ｌ−のとき
たけ“Ｈ”となる。

第４Ｂ図は、カウンタ１３（７）ＭＳＢ出カ、ＡＮＤゲ
ート４１．６１の出力及びトリガ信号Ｔを拡大して他の
信号との関係を示した図である。ＡＮＤゲート８１は、
トリガ信号Ｔと入力取込信号φＡがともに“Ｈｏのとき
に“Ｈ”を出力する。ＡＮＤゲート８１の“Ｈ“出力に
同期して、シフトレジスタ５１はその時点でのＡＮＤゲ
ート４１の出力“Ｈ”を取り込む。シフトレジスタ５１
は“Ｈ”が取り込まれた後に与えられる出力書出信号φ
Ｂに同期して“Ｈ”を出力する。

第１のフレームパルス検出用ラインのＩＨ前のラインに
は４クロック幅パルスは含まれていないのて、カウンタ
１３のＭＳＢ出力は“Ｈ”にはならない。そのため、Ａ
ＮＤゲート８１の出力が“Ｈ″になった時点でのＡＮＤ
ゲート４１の出力は“Ｌ”であり、この“Ｌ”をシフト
レジスタ５］は取り込み、その後に与えられる出力書出
信号φＢに同期して“Ｌ”を出力している。従って、第
４Ｂ図に示すように、シフトレジスタ５１の出力か“Ｈ
“になる前は“Ｌ”が出力されている。

ＡＮＤゲート７１は、トリガ信号Ｔが与えられた時点で
のＡＮＤゲート６１の出力“Ｌ”とシフトレジスタ５１
の出力“Ｌ”とのＡＮＤ、つまり“Ｌ”を出力する。

次に、第５Ａ図及び第５Ｂ図を用いながら、第２のフレ
ームパルス検出用ラインが入力端子１に入力された場合
について説明する。第５Ａ図に示すような第２のフレー
ムパルス検出用ラインが入力端子１に入力された場合、
ＥＸ−ＯＲゲート１２の出力、カウンタ１３のカウント
値及びカウンタ１３のＭＳＢ出力は、第５Ａ図に示すよ
うに、第１図に示した回路の場合と同様に変化する。

第２のフレームパルス検出用ラインに含まれている４ク
ロック幅パルスは第１のフレームパルス検出用ラインに
含まれているそれと逆相であるため、第４Ａ図に示した
ＡＮＤゲート４１の出力か第５Ａ図ではＡＮＤゲート６
１の出力となり、第４Ａ図に示したＡＮＤゲート６１の
出力か第５Ａ図ではＡＮＤゲート４１の出力となる。

第５Ｂ図は、第４Ｂ図と同様、カウンタ１３のＭＳＢ出
力、ＡＮＤゲート４１．６１の出力及びトリガ信号Ｔを
拡大して他の信号との関係を示した図である。ＡＮＤゲ
ート８１の出力は第１のフレームパルス検出用ラインが
入力された場合と同様に変化する。ＡＮＤゲート８］の
“Ｈ”出力に同期して、シフトレジスタ５１はその時点
でのＡＮＤゲート４１の出力“Ｌ″を取り込む。シフト
レジスタ５１は“Ｌ”が取り込まれた後に与えられる出
力書出し信号φＢに同期して、取り込んだ“Ｌ”を出力
する。従って、シフトレジスタ５１の出力は“Ｈ”から
“Ｌ”へと立ち下がる。ＡＮＤゲート７１は、トリガ信
号Ｔか与えられた時点でのＡＮＤゲート６１の出力“Ｈ
”とシフトレジスタ５１の出力“Ｈ″とのＡＮＤ、つま
り”Ｈ”を出力する。この“Ｈ”により、第１．第２の
フレームパルス検出用ラインが存在したことを検出する
ことができる。この“Ｈ”をトリガとして、先の実施例
と同様にフレームパルスを発生させることができる。

また、この実施例によれば、ＡＮＤゲート４１゜６１の
出力関係が、第４Ａ図に示すような関係になった場合は
第１のフレームパルス検出用ラインであると認定でき、
第５Ａ図に示すような関係になった場合は第２のフレー
ムパルス検出用ラインであると認定できる。また、１３
２クロツク目に与えられるトリガ信号Ｔが与えられたと
きに、ＡＮＤゲート４１の出力が“Ｈ“ならば第１のフ
レームパルス検出用ラインである認定でき、ＡＮＤゲー
ト６１の出力が“Ｈ”ならば第２のフレームパルス検出
用ラインであると認定できる。従って、この実施例では
、伝送信号中に含まれる一般の映像信号と第１．第２の
フレームパルス検出用ラインとの分離精度が向上する。

次に、第２のフレームパルス検出用ラインの後に第６図
に示すような第３のラインが入力端子１に入力されたと
する。第３のラインには第１．第２のフレームパルス検
出用ラインのように多数個か連続した４クロック幅パル
スは含まれていないが、数個か連続した４クロック幅パ
ルスは含まれていることがある。そのため、ＥＸ−ＯＲ
ゲート１２が“Ｈ”を出力することはあるものの、この
“Ｈ２の期間は、第１．第２のフレームパルス検出用ラ
インが入力されたときに比べ短い。そのためカウンタ１
３のＭＳＢ出力が“Ｈ”になることはない。従って、Ａ
ＮＤゲート４１．６１の出力は常に“Ｌ′となる。そし
て、シフトレジスタ５１にＡＮＤゲー８ト８１の“Ｈ”
出力が与えられると、シフトレジスタ５１はこの“Ｈ”
に同期してその時点でのＡＮＤゲート４１の出力“Ｌ”
を取り込み、出力書出信号φＢに同期して、取り込んだ
“Ｌ”を出力する。ＡＮＤゲート７１は、トリガ信号Ｔ
が与えられた時点でのＡＮＤゲート６１の出力“Ｌ”と
シフトレジスタ５１の出力“Ｌ”とのＡＮＤ、つまり“
Ｌ”を出力する。

この実施例においても、ＩＨシフトレジスタを設けるこ
となく、第１．第２のフレームパルス検出用ラインが連
続して存在することを確認できるようにしたので、ＬＳ
Ｉ化した場合に回路面積が従来のように大きくなること
はない。

なお、第１図及び第３図に示した実施例においては、８
ビツトカウンタ１３を用い〕２８クロック期間４クロッ
ク幅パルスが連続していることをカウンタ１３のＭＳＢ
出力により検出したが、あらかじめ初期値をセットでき
るカウンタを用いて厳密に１４４クロック期間４クロッ
ク幅パルスが連続していることを確認することもてきる
。

また、カウント動作を引き起こすクロックとして１／２
に分周したクロックや１／４に分周したクロックを入力
し、カウント数の小さなカウンタで４クロック幅パルス
列の存在を確認してもよい。

また、第１図及び第３図に示した実施例においては、カ
ウンタ１３を用いて４クロック幅パルスか連続している
か否かを検出するようにしたか、４クロック幅パルスか
連続していることが検出てきればどのような回路でもよ
い。

また、上記実施例てはトリガ信号ＴをＥＸ−ＯＲゲート
１２が“Ｈ″を出力してがら］３２クロツク目に与える
ようにした力・、カウンタ１３のＮ１５Ｂ出力が“Ｈ”
である期間であればいつ与えてもよい。

〔発明の効果〕

以上のように、この発明によれば、伝送信号を受け、第
１．第２のフレームパルス検出用ライン中にパルスが所
定回数以上連続して存在することを検出し、それぞれ第
１．第２の検出信号を出力するパルス検出手段と、パル
ス検出手段からの第１の検出信号を記憶し、第２の検出
信号かパルス検出手段から与えられると同期信号検出信
号を発生する同期信号検出信号発生手段とを設けたので
、従来のようにＩＨシフトレジスタを設ける必要かなく
なる。その結果、ＬＳＩ化した場合、回路面積が小さく
なるという効果がある。

【図面の簡単な説明】

第１図はこの発明に係る同期信号検出回路の一実施例を
示すブロック図、第２図は第１図に示した回路の動作を
説明するための図、第３図はこの発明の他の実施例を示
す回路図、第４Ａ図、第４Ｂ図、第５Ａ図、第５Ｂ図及
び第６図は第３図に示した回路の動作を説明するだめの
図、第７図はＭＵＳＥ方式における第１．第２のフレー
ムパルス検出用ラインを示す図、第８図は従来の同期信
号検出回路を示すブロック図、第９図は第８図に示した
回路の動作を説明するための図である。 図において、１ｏはパルス検出手段、２ｏは２段シフト
レジスタ、３１，４１．６１及び７１はＡＮＤゲート、
５１はシフトレジスタ、Ｔはトリが信号、φＡは入力取
込信号、φＢは出力書出信号である。 なお、各図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）複数のパルスを含む第１のフレームパルス検出用
   ラインと、前記第１のフレームパルス検出用ラインと連
   続しており、前記第１のフレームパルス検出用ラインと
   逆相の第２のフレームパルス検出用ラインとが挿入され
   た伝送信号からフレーム同期信号を検出する同期信号検
   出回路において、 前記伝送信号を受け、前記第１、第２のフレームパルス
   検出用ライン中に前記パルスが所定回数以上連続して存
   在することを検出し、それぞれ第１、第２の検出信号を
   出力するパルス検出手段と、前記パルス検出手段からの
   前記第１の検出信号を記憶し、前記第２の検出信号が前
   記パルス検出手段から与えられると同期信号検出信号を
   発生する同期信号検出信号発生手段とを備えた同期信号
   検出回路。