JPS6123483A - 映像信号遅延装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は映像信号遅延装置に係り、入力複合映像信号を
、簡単かつ安価な回路構成によって１フイールド遅延し
て出力する映像信号遅延装置に関する。

従来の技術 従来より、ＶＴＲその他の映像信号再生装置において、
所謂ライン相関性やフィールド相関性を利用して再生複
合映像信号中に含まれるノイズを低減するためのノイズ
リダクション回路内には、１水平走査期間（１Ｈ）又は
１フイールドの遅延装置が設けられており、またドロッ
プアウト補償のためなどにも遅延装置が使用される。こ
のように、従来より映像信号遅延装置は種々の用途に供
されており、第７図にこの従来の映像信号遅延装置の一
例のブロック系統図を示す。同図中、入力端子１に入来
した複合映像信号は、半導体遅延回路部２に供給される
。この半導体遅延回路部２は入力用水平転送レジスタ３
とｎ列（ただしｎは２以上の自然数）の垂直転送レジス
タ４１〜４ｎと出力用水平転送レジスタ５とが夫々マト
リクス状に配置された構成とされている。

第８図はこの半導体遅延回路部２の詳細な構成の一例を
示す。同図において、半導体遅延回路部２は（ｌＩｌ＋
１）Ｘｎ個（ただし、Ｍは２以上の自然数）のセルが−
＋１行ｎ列のマトリクス状に配置されてなる。第１行［
Ｉのｎ個のセルＣ＋〜Ｃｎが入力用水平転送レジスタ３
を構成しており、同様に第１１１＋１行しｍ＋１のｎ個
のセルが出力用水平転送レジスタ５を構成しており、第
２行から第ｍ行までの（ト１）ｘｎ個のセル４１１〜４
ｎ（ｉ−１）がｎ列の垂直転送レジスタ４１〜４゜を構
成している。ここで、垂直方向にト」個装置されている
セル４１１〜４＋（ｍ−１）が垂直転送レジスタ４Ｉを
構成しており、以下同様にセル４２１〜４２（ＩＩＩ−
１）が垂直転送レジスタ４２を構成し、セル４ｎ＋〜４
ｎ（ト１）が垂直転送レジスタ４ｎをｔＩＪｉ！してい
る。

これらのＯｘ（＋ｎ＋１）個のセルは例えばチャージ・
カップルド・デバイス（ＣＯＤ）により構成されており
、また入出力信号の向きが逆方向にならないように、左
右逆方向に入出力端子が水平転送レジスタ３．５に夫々
設けられている。かがる第８図に示す如き構成の遅延回
路部２は本出願人が先に特開昭５８−１３４５２４号公
報等にて提案した回路である。

再び第７図に戻って説明するに、入力端子１よりの複合
映像信号はまた水平同期信号分離回路６にも供給され、
ここで水平同期信号を分離抽出された後、水平転送りロ
ック発生回路７及び垂直転送りロック発生回路８に夫々
供給される。水平転送りロック発生回路７は入力複合映
像信号を第１０図（Ａ＞に示すものとすると、第１０図
（Ｂ）。

（Ｃ）に夫々示す如く、互いに逆相で入力複合映像信号
の１Ｈ期間当り、水平転送レジスタ３．５のセルの数に
等しいｎ個のパルスをクロックパルスφＨ１φＨとして
発生し、これを水平転送レジ−６＝ スタ３及び５に夫々供給する。

一方、垂直転送りロック発生回路８は例えば第９図に示
す如く、２個の単安定マルチバイブレータ（モノマルチ
）１１及び１２が縦続接続された構成とされており、入
力端子１０に入来した水平同期信号をモノマルチ１１に
より時間Ｔ１だけ遅延し、次のモノマルチ１２によりパ
ルス幅Ｔ２の第１０図（Ｄ）に示す如ぎ１Ｈ周期のパル
スを生成する。モノマルチ１２の出力パルスは出力端子
１４より垂直転送りロックパルスφＶとして垂直転送レ
ジスタ４１〜４ｎに夫々供給される一方、インバータ１
３により位相反転されて第１０図（Ｅ）に示す如き垂直
転送りロックパルス「に変換された後出力端子１５を介
して垂直転送レジスタ４１〜４ｎに夫々供給される。こ
こで、上記のクロックパルスφＶ及びφＶの発生位置は
、−例として第１０図（Ａ）、（Ｄ）、（Ｅ）よりわか
るように、入力複合映像信号のバックポーチ内に選定さ
れており、そのパルス幅Ｔ２は１μＳ稈麿である。更に
クロックパルスφＨ及びφＨはφＶ及びφＶが発生する
期間以外に発生するように構成されている。

これにより、入力用水平転送レジスタ３に供給された入
力複合映像信号は、クロックパルスφＨ及びφＨでサン
プリングされた如き信号波形で、水平転送レジスタ３を
構成するｎ個のセル０１〜Ｏｎの夫々に順次に記憶され
る。すなわち、入力複合映像信号はクロックパルスφＨ
２φＨに基づき順次にＣ１→Ｃ２→Ｃ３→・・・→Ｃｎ
の順で転送されていき、クロックパルスφＨ１φＨｆｆ
ｉｎ個入力された時点で（１Ｈよりやや短い期間）各セ
ルＣ１〜ＣＯのすべてに入力複合映像信号のｎ個のサン
プリング波形が記憶され終る（水平転送が終了する）。

次に、クロックパルスφＨ１φＨは発生されず、クロッ
クパルスφＶ、φＶが第１０図（Ｄ）、（Ｅ）に示す如
くバックポーチ期間内で発生されるので、セル０１〜Ｃ
ｎに保持されているｎ個のサンプリング波形が垂直転送
レジスタ　　　　　１４１〜４ｎの１行目の各セル４１
１．４２１．・・・。

４０１へ夫々並列に転送される。これにより、１Ｈ期間
の水平転送と垂直転送とが夫々終了する。

以下、上記と同様の動作が繰り返され、水平転送レジス
タ３に保持されたｎ個のサンプリング信号は１回の垂直
転送で出力用水平転送レジスタ５に入力され、以後クロ
ックパルスφＨ９φＨにより出力端子９へ直列に出力さ
れる。この結果、１ＩＩＨの遅延が付与された複合映像
信号が出力端子９より取り出されることになる。

従って、入力複合映像信号が走査線数５２５本方式の複
合映像信号であり、これを１フィールド−０，５８遅延
する場合は、上記のｍの値は２６２に選定され、入力複
合映像信号の垂直帰線消去期間（Ｖ、ＢＬＫ）付近の波
形を第１１図（Ａ）、クロックパルスφＶの波形を同図
（Ｂ）に示すものとすると、出力端子９には同図（Ｃ）
に示す波形の２６２日遅延された複合映像信号が取り出
される。

発明が解決しようとする問題点 しかるに、上記の従来の映像信号遅延装置は、通過帯域
幅を広くとるためには、水平転送りロックパルスの繰り
返し周波数（水平転送りロック周波数）を高くすること
が必要で、更に所要の遅延時間を得るためには上記水平
転送りロック周波数が高くなった分だけ多くの段数のレ
ジスタを必要とするため、装置が高価となるという問題
点があった。

またフィールド遅延回路を用いてフィールド相関を利用
した信号処理を行なう場合、テレビジョン映像信号はイ
ンターレースのために１フイールドの走査線数が２６２
．５本（走査線数５２５本方式の場合）、又は３１２．
５本（走査線数６２５本方式の場合）で、０．５の端数
が生ずるのに対して、垂直転送レジスタ４１〜４ｎの行
数は自然数個であるために上記の従来遅延装置の遅延時
間は１Ｈの自然数倍しかとり得ず、よって画面上、上下
のどちらか一定方向へずれたフィールド相関しかとれな
かった。

そこで、本発明は水平転送りロック周波数を、映像信号
の必要周波数帯域の上限周波数よりも若干高い周波数に
選定し、これにより標本化及び遅延して得られた、互い
に逆位相の１フィールド士０．５１−１の遅延時間が夫
々付与された２種の遅延映像信号を、上記水平転送りロ
ックに応じて交Ｈに切換出力することにより、上記の問
題点を解決した映他信号遅延装置を提供することを目的
とする。

問題点を解決するための手段 第１図は本発明装置の構成を示すブロック図で、入力端
子１に入来１ノだ輝度信号等の入力複合映像信号はフィ
ールド遅延回路手段２０に供給され、ことで次式で示さ
れる標本化周波数［Ｓｆｓ’＝　（２に＋１）　・（ｆ
＋／２＞　　　　（１）（ただし、上式中、ｋは自然数
、　　ｆＨは入力複合映像信号の水平走査周波数） のクロックパルスで標本化されると共に、１フイールド
１１］間−０，５Ｈの期間遅延される。フィールド遅延
回路手段２０から取り出された遅延被標本化信号（第１
の遅延信号）はスイッチ回路手段２１に供給される一方
、遅延回路２２により更に１（」遅延され、全部で１フ
ィールド期間＋０．５Ｈの期間遅延された第２の遅延信
号とされた後スイッチ回路手段２１に供給される。スイ
ッチ回路手段２１はフィールド遅延回路手段２０よりの
前記クロックパルスをスイッチング信号として供給され
、上記の第１及び第２の遅延信号を夫々交互に切換えて
所望の１フィールド遅延映像信号として出力端子２３へ
出力する。

作　　用 入力複合映像信号を上記（１）式に示した標本化周波数
ｆＳで標本化して得た被標本化信号は、成る１フイール
ドの画面内において、任意の相隣る２本の走査線には、
第２図の破線■及び■上に白丸で示す如く、１／ｆｓの
時間間隔毎の標本点の時系列的合成信号であり、かつ、
相隣る走査線Ｔ。

■間では水平走査方向に１／（２ｆｓ）なる時間間隔だ
け相対的にずれて表示される各標本点の時系列的合成信
号である。ここで、フィールド遅延回路手段２０より第
２図に破線■で示す走査線の被標本化信号が取り出され
ている時には、遅延回路２２からは同図に破線■で示す
、それよりも１日過去の走査線の被標本化信号が取り出
されている。従って、入力複合映像信号を前記標本化周
波数ｔｓで標本化して得た、遅延前の第２図に実線■で
示した現時刻のフィールドの被標本化信号に対して、フ
ィールド遅延回路２０からは１フィールド−０，５日過
去の同図に破線■で示した走査線に表示されるべき被標
本化信号（第１の遅延信号）が取り出され、一方、遅延
回路２２からは１フィールド＋０．５Ｈ過去の同図に破
線■で示した走査線に表示されるべき被標本化信号（第
２の遅延信号）が取り出されていることになる。

スイッチ回路手段２１はこの第１の遅延信号と第２の遅
延信号とを前記標本化周波数「Ｓと同一周波数のクロッ
クパルスでスイッチング制御され、フィールド遅延回路
手段２０より第１の遅延信号の標本点が出力されるとき
はこれを選択出力し、遅延回路２２から第２の遅延信号
の標本点が出力されるときはこれを選択出力するから、
スイッチ回路手段２１より出力端子２３へ出力される信
号は、第１及び第２の遅延信号の各標本点を交互に時系
列的に合成した合成信号となる。この合成信号は、１フ
イールド過去の被標本化信号から生成された予測信号で
あり、第２図に黒丸で示す走査線■上の各位置に標本点
が配列表示される如き被標本化信号であり、等価的に標
本化周波数ｆｓの２倍の周波数２　　ｆｓで標本化され
、かつ、１度１フイールド遅延された信号である。

これにより、標本化周波数ｆｓを入力複合映像信号の必
要周波数帯域の上限周波数の２倍以上のナイキストのサ
ンプリング定理を満たす高周波数のクロックパルスを使
用しなくとも、低い周波数のクロックパルスを用いて所
要通過帯域幅の遅延信号を得ることができる。以下、本
発明の各実施例について第３図乃至第６図と共に説明す
る。

実施例 第３図は本発明装置の第１実施例のブロック系統図を示
す。同図中、第１図及び第７図と同一構成部分には同一
符号を付しである。本実施例はフィールド遅延回路２０
として第７図に示した半導体遅延回路部２を含む遅延回
路を使用した例で、半導体遅延回路部２の各垂直転送レ
ジスタ４１〜４ｎの各段数（行数）ｍ−１は、入力複合
映像信号の１フィールド−０、５１−１の期間の１１数
から１を差し引いた値に選定されている。従って、各垂
直転送レジスタの各段数は、入力複合映像信号が走査線
数５２５本方式の場合は２６１段（前記ｍの値が２６２
）　、走査線数６２５本方式の場合は３１１段（前記ｍ
の値が３１２）となる。これにより、半導体遅延回路部
２は１Ｈ毎に１回垂直転送を行なうと、入力複合映像信
号をその１フィールド−０，５Ｈの期間（走査線数５２
５本方式の場合は２６２Ｈ，走査線数６２５本方式の場
合は３１２Ｈ）遅延して出ｊノ端子９へ出力する。

ここで、本実施例では水平転送りロック発生回路２４は
水平同期信号分離回路６よりの水平同期信号に基づいて
、前記（１）式を満たす繰り返し周波数ｆＳの水平転送
用クロックパルスφＨ１φＨを夫々発生するから、半導
体遅延回路部２からはこの水平転送りロック周波数ｆｓ
で標本化され、かつ、１フィールド−０，５Ｈの期間遅
延された被標本化信号（第１の遅延信号）が取り出され
ることになる。この水平転送りロック周波数ｆｓは前記
した如く、入力複合映像信号の必要周波数帯域の上限周
波数の２倍未満の周波数で、従来のナイキス１−の標本
化定理を満たり水平転送りロック周波数よりも低いから
、水平転送レジスタのセルの数及び垂直転送レジスタの
数（すなわち、前記の列数ｎ）は従来よりも少なくて済
み、半導体遅延回路部２の構成を安価で小型なものにす
ることができる。

フィールド遅延回路手段２０を構成する半導体遅延回路
部２から取り出された第１の遅延信号は出力端子９を介
してクロック成分除去用低域フィルタ２５に供給され、
ここでクロック成分を除去された後スイッチ回路２６の
端子２６ａに印加される一方、１ＨＮ延回路２７に供給
される。１１」遅延回路２７は遅延回路２２を構成して
おり、１フィールド−〇、５Ｈ遅延された第１の遅延信
号を１１−１１延することにより、入力複合映像信号を
１フィールド＋０．５Ｈ遅延した第２の遅延信号をス　
　　　　１イツヂ回路２６の端子２６ｂに印加する。

スイッチ回路２６は水平転送りロック発生回路２４より
の水平転送用クロックパルスφＨがパルス遅延回路２８
を通してスイッチング信号として印加される。ここで、
水平転送用クロックパルスφＨは例えばハイレベルの期
間に水平転送を行なわせ、ローレベルの期間は水平転送
を休止させるものとすると、スイッチ回路２６はパルス
遅延回路２８よりの水平転送用クロックパルスφＨのハ
イレベル期間では端子２６ａの入力箱１の遅延信号を選
択出力し、φＨのローレベル期間では端子２６ｂの入力
箱２の遅延信号を選択出力するようにスイッチング制御
される。これにより、前記した如く、スイッチ回路２６
から、等価的に水平転送りロック周波数ｆｓの２倍の周
波数２　　ｆｓで標本化された如き被標本化信号であっ
て、かつ、１度１フイールド遅延された信号が取り出さ
れ、スイッチ回路２６のスイッチングに伴うノイズを除
去するための低域フィルタ２９を通して出力端子２３へ
出力される。

ここで、−例として水平転送りロック周波数ｆｓを４．
９４８４　Ｍ　Ｈｚに選定した場合（（１）式のにが３
１４．　　ｆ＋−＋が１５．’７３４２６　ｋｌ−１ｚ
の場合）、標本化定理によって　ｆｓ／’２．すなわち
２．４７４２　Ｍ　Ｈ２以上の信号成分はそのままでは
この廿ンプリング系より出力されないが、本発明によれ
ば、等価的に標本化周波数が２　　ｆＳになっているの
で、４．９４８４　Ｍ　ｌ−１ｚまでの信号成分が伝送
される。また、スイッチ回路２６．パルス遅延回路２８
と共にスイッチ回路手段２１を構成している低域フィル
タ２９を通しても、−Ｆ記の場合は３ＭＨ２程度までの
広い帯域の信号を伝送することができる。

なお、パルス遅延回路２８は水平転送用クロックパルス
φＨｌ　’ｂ　Ｈのドライバでの遅れや、クロック除去
用低域フィルタ２５による匠れ等にＪ：る、水平転送用
クロックパルスφＨとスイッチ回路２６の入力端におけ
る被標本化信号の実際の標本点との間の伝送誤差を補正
するために設けられており、例えば第４図に示す如き公
知の回路構成とされている。第４図において、入力端子
３１に入来した水平転送用クロックパルスφＨは、直流
ｌ重用コンデンサＣ＋、抵抗Ｒ１を夫々介してＮＰＮト
ランジスタＱ＋のベースに供給され、ここで抵抗Ｒ４と
コレクタの接続点より反転増幅されて取り出される一方
、エミッタと抵抗Ｒ５の接続点より非反転増幅されて取
り出される。抵抗Ｒ２゜Ｒ３はベースバイアス用抵抗で
ある。

トランジスタＱ１のコレクタより取り出された入力信号
と逆相の信号はコンデンサＣ２を経て取り出され、トラ
ンジスタＱ１のエミッタより可変抵抗器ＶＲ＋を経て取
り出された入力信号と同相の信号と加算混合された後、
抵抗Ｒｓ、エミッタフォロワを構成するＮＰＮトランジ
スタＱ２．抵抗Ｒ７を経てＮＰＮｔ−ランジスタＱ３の
ベースに供給される。トランジスタＱ３．抵抗Ｒａ　、
　Ｒｓ　。

コンデンサＣ３及び可変抵抗器ＶＲ２よりなる回路部は
、前記トランジスタＱ＋、抵抗Ｒ４、Ｒｓ　。

コンデンサＣ２及び可変抵抗器ＶＲ＋よりなる回路部と
同一の動作を行なって得た信号を、抵抗Ｒ＋ｏを介して
ＮＰＮトランジスタＱ４のベースに供給する。トランジ
スタＱ４のエミッタと抵抗Ｒ１１の接続点より取り出さ
れた信号は、コンデンサＣ４及び抵抗Ｒ１２よりなるフ
ィルタを通してインバータ３２．３３及び抵抗Ｒ１３よ
りなる波形整形回路に供給され、ここでパルス列に変換
された後出力端子３４より出力される。

上記の可変抵抗器ＶＲ＋　、ＶＲ２はＣＲによる移相量
を調整するためのもので、該移相量の調整によって所望
の遅延時間が得られる。

次に本発明装置の第２実施例について説明するに、第５
図は本発明装置の第２実施例の要部のブロック系統図を
示す。同図中、第７図と同一構成部分には同一符号を付
しである。本実施例はフィールド遅延回路手段２０とし
て、ディジタルメモリを使用した場合の例で、遅延回路
２２．スイッチ回路手段２１は夫々第３図と同様である
。第５図において、入力端子１に入来した複合映像信号
は、Ａ／Ｄ変換器３５に供給され、ここで、フェーズ・
ロックド・ループ（ＰＬＬ）３６よりの水平同期信号に
位相同期した、前記（１）式を満足する繰り返し周波数
ｆｓのクロックパルスに基づいてディジタル的にサンプ
リングされる。このＡ／Ｄ変換器３５の出力ディジタル
信号はランダム・アクセス・メモリ（ＲＡＭ＞３７に供
給され、ここでＰ　Ｌ　１３６よりのり０ツクパルスに
基づいて書ぎ込まれた後、１フイールド遅延して読み出
される。

ＲＡＭ３７より読み出された１フィールド遅延デイジタ
ル信号は、ＤＡ変換器３８に供給され、ここでディジタ
ル−アナログ変換されて１フィールド遅延映像信号とさ
れた後、出力端子３９を介して遅延回路２２及びスイッ
チ回路手段２１へ夫々供給される。なお、ＰＬＬ３６の
出力クロックパルスは、出力端子４０を介してスイッチ
回路手段２１のスイッチングパルスとして出力される。

次に本発明装置の応用例について説明する。第６図は本
発明装置を映像信号の雑音低減回路に適用したブロック
系統図を示す。第６図において、例えば磁気テープより
再生された後復調された再生複合映像信号は、入力端子
４１を介して減算回路４２及び４４に夫々供給される。

減算回路４２より取り出された再生映像信号は、本発明
になる映像信号遅延装置４３に供給され、ここで１フィ
ールド−０，５Ｈの期間遅延された後、減算回路４４に
供給される。減算回路４４は入力端子４１よりの再生複
合映像信号から遅延装置４３の出力信号を差し引く減算
動作を行なって得た信号を、リミッタ４５を通して減算
回路４２へ供給する。

ここで、映像信号は一般に１フィールド間隔の映像情報
同士は互いに極めて近似しているという、所謂フィール
ド相関性を有しているのに対し、雑音はかかるフィール
ド相関性を有していない。

従って、減算回路４４の出力信号は、主としてフィール
ド相関を有しない雑音である。リミッタ４５はこの雑音
が主である信号の振幅を、雑音のビークツウピークレベ
ル程度に振幅制限する。減算回路４２は入力端子４１よ
りの再生複合映像信号からリミッタ４５の出力信号を差
し引く動作を行ない、再生複合映像信号中の雑音をリミ
ッタ４５の出力信号で略相殺して再び映像信号遅延装置
４３へ出力する一方、出力端子４６へ出力する。

このようにして、入力再生複合映像信号はその中の雑音
を低減されて出力端子４６より取り出される。

このような帰還路に１フィールド貯延回路を右する、所
謂巡回形フィールド相関ノイズリジコー勺−と呼称され
る雑音低減回路において、１フイールド遅延回路として
使用される本発明の映他イ＾号近延装置４３は、前記し
た如＜　３　Ｍ　Ｈｚ程度までの広帯域の映像信号を伝
送することができるから、従来に比しより高域の雑音ま
で十分に抑圧することができる。

発明の効果 上述の如く、本発明にＪ：れば、クロックパルス周波数
を所定の周波数に選定したので、入力複合映像信号を広
帯域で１フイールド遅延して出力することができ、また
回路構成を安価な構成とすることができ、更に１フィー
ルド−０，５１−１遅延された映像信号と１フィールド
＋０．５Ｈ遅延された映像信号とを夫々クロックパルス
に応じて交互に出力するようにしたので、必要帯域幅を
実質的に確保し、しかも電荷転送素子を使用した場合で
も丁度１フィールド分（２６２，５Ｈ又は３１２．５Ｈ
）の遅延時間を得ることができ、また更に巡回形フィー
ルド相関ノイズリジューサーの１フイールド遅延回路に
使用した場合は従来のノイズリジユーザーに比しにり高
域の雑音まで十分に抑圧することができる等の特長を有
するものである。

【図面の簡単な説明】

第１図は本発明装置の構成を示すブロック系統図、第２
図は本発明装置の動作原理を説明するための図、第３図
は本発明装置の第１実施例を示すブロック系統図、第４
図は第３図図示ブロック系統の要部の一例の回路図、第
５図は本発明装置の第２実施例の要部を示すブロック系
統図、第６図は本発明を有する雑音低減回路の一例のブ
ロック系統図、第７図は従来装量の一例を示すブロック
系統図、第８図は半導体遅延回路部の構造の一例を拡大
して示す図、第９図は第７図の要部の一例のブロック系
統図、第１０図及び第１１図は夫々第７図の動作説明用
信号波形図である。 １．４１・・・複合映像信号入力端子、２・・・半導体
遅延回路部、３・・・入力用水平転送レジスタ、４１〜
４ｎ・・・垂直転送レジスタ、５・・・出力用水平転送
レジスタ、６・・・水平同期信号分離回路、７，２４・
・・水平転送りロック発生回路、８・・・垂直転送りロ
ック発生回路、９・・・遅延映像信号出力端子、２０・
・・フィールド遅延回路手段、２１・・・スイッチ回路
手段、２２・・・遅延回路、２３・・・遅延映像信号出
力端子、２５・・・クロック除去用低域フィルタ、２６
・・・スイッチ回路、２７・・・１Ｈ遅延回路、２８・
・・パルス遅延回路、３５・・・Ａ／Ｄ変換器、３６・
・・フェーズ・ロックド・ループ（ＰＬＬ）、３７・・
・ランダム・アクセス・メモリ（ＲＡＭ）　、３８・・
・Ｄ／Ａ変換器。

Claims (4)

【特許請求の範囲】
1. （１）輝度信号等の入力複合映像信号の上限周波数の２
   倍未満の周波数で、かつ、該上限周波数よりも高い周波
   数であつて、次式で示される標本化周波数ｆ＿Ｓ ｆ＿Ｓ≒（２ｋ＋１）・（ｆ＿Ｈ／２） （ただし、上式中、ｋは自然数、ｆ＿Ｈは該入力映像信
   号の水平走査周波数） のクロックパルスで該入力映像信号を標本化すると共に
   、それにより得られた被標本化信号を１フィールド期間
   から０．５水平走査期間差し引いた期間遅延して出力す
   るフィールド遅延回路手段と、該フィールド遅延回路手
   段より取り出された第１の遅延信号を１水平走査期間遅
   延して第２の遅延信号として出力する遅延回路と、該第
   １及び第２の遅延信号を、該クロックパルスにより交互
   に切換えて所望の遅延映像信号として出力するスイッチ
   回路手段とよりなることを特徴とする映像信号遅延装置
   。
2. （２）該フィールド遅延回路手段は、該入力複合映像信
   号が直列に供給される入力用水平転送レジスタと、該入
   力用水平転送レジスタより並列に供給される信号を転送
   する複数列の垂直転送レジスタと、該垂直転送レジスタ
   より並列に供給される信号を保持した後水平転送をして
   遅延映像信号を直列に出力する出力用水平転送レジスタ
   とからなる半導体遅延回路部と、該入力用及び出力用の
   両水平転送レジスタに水平転送を行なわせるための該ク
   ロックパルスを発生して該入力用及び出力用の両水平転
   送レジスタに夫々供給する水平転送りロック発生回路と
   、垂直転送用クロックパルスを上記水平転送期間以外の
   期間中に発生して該垂直転送レジスタへ供給する垂直転
   送りロック発生回路とよりなることを特徴とする特許請
   求の範囲第１項記載の映像信号遅延装置。
3. （３）該スイッチ回路手段は、該フィールド遅延回路手
   段より取り出された該第１の遅延信号と該クロックパル
   スとの位相誤差補正用のパルス遅延回路と、該パルス遅
   延回路により一定時間遅延された該クロックパルスによ
   り該第１及び第２の遅延信号を交互に選択出力するよう
   スイッチング制御されるスイッチ回路とよりなることを
   特徴とする特許請求の範囲第１項記載の映像信号遅延装
   置。
4. （４）該フィールド遅延回路手段は、該入力複合映像信
   号が供給され、その水平同期信号に位相同期した該クロ
   ックパルスを生成するクロックパルス発生回路と、該ク
   ロックパルスに基づいて該入力複合映像信号をアナログ
   −ディジタル変換するＡ／Ｄ変換器と、該Ａ／Ｄ変換器
   の出力ディジタル信号を該クロックパルスに基づいて１
   フィールド期間から０．５水平走査期間差し引いた期間
   遅延して出力するメモリ回路と、該メモリ回路の出力デ
   ィジタル信号をディジタル−アナログ変換して該第１の
   遅延信号として出力するＤ／Ａ変換器とよりなることを
   特徴とする特許請求の範囲第１項記載の映像信号遅延装
   置。