JPS60197076A - 映像信号の雑音低減回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は映像信号の雑音低減回路に係り、特に帰還路に
１フイールド遅延回路を有し、フィールド相関を利用し
て映像信号中の雑音を低減する映像信号の雑音低減回路
に関する。

従来技術 従来より、磁気テープ等の記録媒体に記録された映像信
号を再生する装置では、再生映像信号中に含まれる雑音
を低減するために、特に民生用機器では放送用機器はど
の忠実な記録、再生を必要としないことから、視覚的に
許容できる程度の範囲で再生映像信号中の雑音を低減す
る回路が用いられている。かかる雑音低減回路は従来よ
り種々提案されているが、その中の一つとして、第１図
に示す如き、帰還路に１フイールド遅延回路を有する、
所謂巡回形フィールド相関ノイズ１リデューサ−と呼称
される雑音低減回路があった。

第１図において、例えば磁気テープより再生された後復
調された、再生映像信号（例えば輝度信号）は、入力端
子１を介して減算回路２及び３に夫々供給される。減算
回路２より取り出された再生映像信号は、１フイールド
遅延回路４に供給され、ここで１フイールド、又は１フ
イールドに極めて近い水平走査期間の自然数倍の期間遅
延された後、減算回路３に供給される。減算回路３は入
力端子１よりの再生映像信号から１フイールド遅延回路
４の出ツノ信号を差し引く減算動作を行なって得た信号
を、リミッタ５及び係数回路６を夫々通して減算回路２
へ供給する。ここで、映像信号は一般に１フィールド間
隔の映像情報同士は互いに極めて近似しているという、
所謂フィールド相関性を有しているのに対し、雑音はか
がるフィールド相関性を有していない。

従って、減算回路３の出力信号は、主としてフィールド
相関を有しない雑音である。リミッタ５はこの雑音が主
である信号の振幅を、雑音のピークツウピークレベル程
度に振幅制限する。また、係数回路６は所要の重み付け
を行なう回路である。

減算回路２は入力端子１よりの再生映像信号から係数回
路６の出力信号を差し引く動作を行ない、再生映像信号
中の雑音を係数回路６の出力信号で略相殺して再び１フ
イールド遅延回路４へ出力する一方、出力端子７へ出力
する。このようにして、入力再生映像信号はその中の雑
音を低減、されて出力端子７より取り出される。

発明が解決しようとする問題点 しかるに、上記の雑音低減回路内の１フイールド遅延回
路４は、従来はディジタルメモリ回路かチャージ・カッ
プルド・デバイス（ＣＯＤ）等の電荷転送素子を用いた
アナログシフトレジスタが使用されるが、いずれの場合
も、再生映像信号の所要の伝送帯域を確保する必要性か
ら高価である等の問題点があった。すなわち、１フイー
ルド遅延回路４としてディジタルメモリ回路を使用した
場合は、従来は第２図に示す如き構成とされている。同
図中、入力端子８には第１図の出力端子７へ出力される
べき再生映像信号が入来する。この再生映像信号の所要
の伝送帯域をＯ〜３ＭＨ２とすると、入力再生映像信号
は上限遮断周波数的３ＭＨ７の低域フィルタ９を通して
Ａ／Ｄ変換器１０に供給され、ここでコントロール回路
１１よりのクロックパルスに基づいてＡ／Ｄ変換される
。

ここで、伝送帯域はＯ〜３ＭＨｚだから、再生映像信号
の勺ンブリング周波数は、ナイキストのザンブリング定
理より６　Ｍ　ｌ−１ｚ以上でなければならない。

従って、入力再生映像信号を色副搬送波周波数の２倍の
周波数でサンプリングしたものとすると、１水平走査期
間〈１Ｈ）当りの標本点数は、ＮＴＳＣ方式の場合、サ
ンプリング周波数は約７．１６ＭＨｚで、水平走査周波
数は１５，６２５　ｋＨＺであるから、約４５５　（−
７７１６０／　１５．６２５＞となる。従って、１フィ
ールド当りの標本点数は、上記の４５５に１フイールド
の走査線数５２５／２を乗じることによりめることがで
き、約１１９，４Ｘ　１０３個となる。

いま、１標本点当りの格子化ビット数を８ビツトとする
と、Ａ／Ｄ変換器１０からは８ビツトのディジタル信号
が取り出されてダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ＞１２に供給される。

Ｄ、ＲＡＭ１２はコントロール回路１１よりのリード／
ライト信号や書き込み又は読み出しクロックパルス、ア
ドレス信号などに基づいて、上記の８ビツトのディジタ
ル信号を書き込んだ後１フイールド前のデータを読み出
してＤ／Ａ変換器１３へ出力する。Ｄ／Ａ変換器１３は
コントロール回路１１よりの７．１６Ｍ１−ＩＺのクロ
ックパルスに基づいて、ＤＲＡＭ１２より１フイールド
遅延されて読み出されたディジタル信号をＤ／Ａ変換し
て得たアナログ映像信号を、上限遮断周波数３Ｍ１−１
２の低域フィルタ１４を通して出力端子１５へ出力する
。

ここで、前記した如く、ＤＲＡＭ１２！に供給されるデ
ィジタル信号は、１標本点当りの吊子化ビット数が８ビ
ツトであり、また１フィールド分の標本点数は約１１９
．４Ｘ　ｉ　ｏ　３個であるから、Ｈ９，４ｘ　８ｘ　
１Ｑ　３ビツトの記憶容量が必要であり、これは６４に
ビットのＤＲＡＭを１６個必要とする記憶容量である。

このため、回路が極めて高価となってしまう。

また、１フイールド遅延回路４として第３図に示す如き
アナログシフトレジスタを使用した場合、このアナログ
シフトレジスタは入力端子１６よりの再生映像信号を直
列に供給され、入力端子１８゜１９よりの逆相の水平転
送りロックパルスφＨ２φＨにより、入力用水平転送レ
ジスタ１７内を右方向へシフト（水平転送）される。水
平転送レジスタ１７はＣＯＤのｎ個〈　０は自然数）の
セルからなり、１Ｈ内にｎ個の水平転送りロックパルス
が入来づることにより、再生映像信号の１１１分の映像
情報（サンプル情報）をそのｎ段一杯に書き込まれる。

しかる後に、入力端子２０．２１よりの互いに逆相の垂
直転送りロックパルスφＶ。

φＶが水平帰線消去期間内で１回入力されるので、上記
１１個のセルに蓄積されたｎ個のサンプル情報が並列に
０列ｍ段の垂直転送レジスタ２２１〜２２ｎの第１段に
夫々供給され、ここで蓄積される。

垂直転送レジスタ２２１〜２２ｎは各列ｍ個のＣＯＤの
セルからなり、１Ｈ毎に１回入来するクロックパルスφ
Ｖ、φＶに基づいて順次に１段ずつ垂直転送を行ない、
ｍ回の垂直転送により出力用水平転送レジスタ２３に入
力される。水平転送レジスタ２３は１行ｎ列のＣＯＤの
セルからなり、前記水平転送りロックパルスφＨ３φＨ
により１日内で出力端子２４へ入力信号を直列に出力す
る。

これにより、出ツノ端子２４には入力端子１６の入力再
生映像信号を（ｍ＋１）Ｈ遅延した再生映像信号が取り
出される。従って、垂直転送レジスタ２２＋〜２２ｎの
各段数ｌを２６１又は２６２に選定することにより１フ
イールド（２６２Ｈ又は２６３Ｈ）遅延された映像信号
出力を得ることができる。

ここで、前記した如＜１Ｈ当りの標本点数は４５５個で
あるから、前記水平転送レジスタ１７゜２３及Ｕ垂直転
送レジスタ２２１〜２２ｎの夫々は４５５列のセルから
なる。このため、上記のアナログシフトレジスタは集積
回路（ＩＣ）化した場合、チップ面積が大でまた高価で
あり、１チツプでＩＣ化できないこともあった。

そこで、本発明は１フイールド遅延回路に、低減される
べき雑音を有する映像信号の伝送帯域よりも狭い帯域の
ディジタルメモリ回路又はアナログシフ１〜レジスタを
使用することにより、上記の問題点を解決した映像信号
の雑音低減回路を提供することを目的とする。

問題点を解決づるための手段 本発明は映像信号を１フイールド又はそれに極めて近い
期間遅延する遅延回路を入力映像信号の伝送帯域よりも
狭帯域に選定したものであり、また上記伝送帯域の上限
周波数の２倍以上の繰り返し周波数の第１のクロックパ
ルスと、第１のクロックパルスの略１／２倍の繰り返し
周波数で、かつ、１水平走査期間毎に位相が反転−ｌし
められた第２のクロックパルスとのうち、第２のクロッ
クパルスにより入力映像信号をサンプリングして得た信
号を上記遅延回路に書き込み、入力映像信号の１フィー
ルド期間に１水平走査期間の半分の期間を加えた期間を
第１の期間とし、上記半分の期間を差し引いた期間を第
２の期間としたとき、第１の期間前に書き込まれた信号
と、第２の期間前に書かれた信号を前記第１のクロック
パルスに位相同期して交互に上記遅延回路から読み出す
ように構成したものであり、以下その各実施例について
第４図以下の図面と共に説明する。

実施例 本発明は第１図に示す如き雑音低減回路の１フイールド
遅延回路の構成に特徴を有するものであり、第４図は本
発明回路内の上記１フイールド遅延回路に相当する回路
の一実施例のプロ′ツク系統図を示す。同図中、パノノ
端子８に入来した、例えば磁気テープより再生された後
復調されたベースバンドの再生映像信号は、上限遮断周
波数１．５Ｍ１−１　ｚの低域フィルタ２５を通してＡ
／Ｄ変換器２６に供給され、ここでコントロール回路２
７よりのクロックパルス（サンプリングパルス）に基づ
いてサンプリングされた後、例えば１標本点当りの量子
化ビット数８ビツトのディジタル信号に変換される。こ
こで、上記のサンプリングパルスの繰り返し周波数ｆＳ
は色副搬送波周波数に等しい周波数（ＮＴＳＣ方式の場
合は３．５８　ＭＨ２）に選定されている。従って、こ
のディジタル信号の１Ｈ当りの標本点数は２２７個又は
２２８個となる。

Ａ／Ｄ変換器２６の出力ディジタル信号はＤＲＡＭ２８
に供給され、ここでコントロール回路２７よりのり−ド
／ライト信号、書き込み用又は読み出し用クロックパル
ス、アドレス信号等に基づいて書き込まれる。ここで、
本実施例ではサンプリング周波数ｔ’ｓは第２図に示し
た従来回路のサンプリング周波数の１／２倍の周波数に
選定されているので、１フイールドの標本点数は従来回
路の半分であり、よってＤＲＡＭ２８の記憶容量はＤＲ
ＡＭｌ　２のそれの半分で済むことになり、８個の６４
にビットＤＲＡＭで構成することができる。ＤＲＡＭ２
８はコントロール回路２７の出力信号の制御の下に１フ
イールド前の記憶ディジタル信号を読み出されてＤ／Ａ
変換器２９に供給する。Ｄ／Ａ変換器２９はコントロー
ル回路２７よりの従来の１／２倍の繰り返し周波数のク
ロックパルスを印加されて、ＤＲＡＭ２８の出力ディジ
タル信号をアナログ信号に変換する。このアナログ信号
は上限遮断周波数１．５Ｍ　ＨＺの低域フィルタ３０を
通して１フイールド遅延された再生映像信号として出力
端子１５より出力される。

本実施例ではＤＲＡＭ２８の記憶容量が従来のＤＲＡＭ
ｌ２のそれの１／２の８個の６４にビットＤＲＡＭで構
成することができるので、回路構成を安価にすることが
できる。また、１フイールド遅延回路４として第３図に
示す如きアナログシフトレジスタを用いた場合も、本実
施例と同様にサンプリング周波数を従来のそれの１／２
倍の周波数に選定することにより、レジスタ１７．２２
＋〜２２ｎ及び２３の各列数ｎを従来の１／２にするこ
とができるから、ＩＣのチップ面積を小にすることがで
き、安価にＩＣ化することができる。

ところで、サンプリング周波数を上記の如〈従来回路の
１／２倍の周波数に選定したため、本実施例では再生映
像信号の伝送帯域Ｏ〜３ＭＨ２の約半分のＯ〜１．５Ｍ
　Ｈｚの信号成分しか伝送することができない。しかし
、１フイールド遅延回路４の帯域をこのように狭帯域に
することにより、第１図に示す回路は雑音低減効果をも
つようになる。

すなわち、いま完全にフィールド相関のある再生映像信
号が第１図の入力端子１に入来しているものとづると、
第１図に示す雑音低減回路は第５図に示す如き構成の回
路と等価であると考えられる。第５図中、第１図と同一
構成部分には同一符号をイｑし、その説明を省略する。

いま、−例として１フイールド遅延回路４の帯域を１．
５Ｍ　Ｈｚにしたものとすると、第５図に示す如く、入
力端子１よりの入力再生映像信号の１．５ＨＭ　２以上
の周波数成分を阻止する低域フィルタ３１が、入力端子
１と減算回路３との間に設けられた回路と等価となる。

従って、１．５Ｍ　Ｈｚ以上のリミッタ５のリミッティ
ングレベル以下の小振幅成分は、リミッタ５゜係数回路
６を経−Ｃ減算回路２に供給されることになり、よって
入力再生映像信号中の１．５Ｍ　Ｈ２以上の小振幅成分
は減算回路２において差し引かれることになる。従って
、減算回路２からは再生映像信号がその１．５Ｍ　Ｈｚ
以上の小振幅成分を低減されて取り出される。

再生映像信号中の雑音は高周波数、小振幅成分が殆どで
あるから、これにより雑音が低減されることになる。こ
れは、所謂クリスピニングである。

クリスピニングは、信号の小振幅、高周波数成分も失わ
れるので、画面横方向の小振幅の解像度が低下するとい
う問題点はもっているが、本実施例の如＜ＤＲＡＭ２８
の伝送帯域を狭小にすることにより、コストダウンとク
リスピニング効果という２つの長所は、民生用ＶＴＲに
とって重要であり、本実施例の方が総合的にみて優れて
いる場合がある。

次に本発明回路の第２実施例について説明する。

第６図は本発明回路内の１フイールド遅延回路の第２実
施例のブロック系統図を示す。同図中、第４図と同一構
成部分には同一符号をイｑしである。

第６図において、入力端子８に入来した再生映像信号は
、上限遮断周波数的３ＭＨ２の低域フィルタ３２を通し
てＡ／Ｄ変換器３３に供給される。

一方、入力再生映像信号はまた同期信号分離回路３４に
供給され、ここで同期信号を分離抽出された後、フェー
ズ・ロックド・ループ（ＰＬＬ）３５に供給される。Ｐ
ＬＬ３５は入力再生映像信号中の水平同期信号に位相同
期した、例えば水平走査周波数ｆＨの４５５倍の周波数
的７．１６ＭＨ２の信号を発生し、その信号を１ｚ２分
周器３６及びコントロール回路３７に夫々供給する。

１ｚ２分周器３６は上記的７．１６Ｍ１−１ｚの信号を
１ｚ２分周してＮＴＳＣ方式の色副搬送波周波数に等し
い３．５８ＭＨ２のパルスを発生出力し、Ａ／Ｄ変換器
３３にタロツクパルスとして供給する一方、コントロー
ル回路３７に供給する。ここで、Ａ／Ｄ変換器３３の入
力側にある低域フィルタ３２は折り返しノイズ発生の防
止のために設けられたもので、その上限遮断周波数は、
ナイキストのサンプリング定期より通常Ａ／Ｄ変換器３
３のクロックパルス周波数３．５８ＭＨｚの１ｚ２倍以
下の周波数に設定しなければならない。しかし、本実施
例では後述する如く、Ａ／Ｄ変換器３３のクロックパル
ス周波数以下の周波数を制限すればよいので、前記した
如く上記上限周波数は約３ＭＨｚに選定されている。

Ａ／Ｄ変換器３３のクロックパルスは、１Ｈ毎に位相が
反転し、かつ、後述のＤ／Ａ変換器３８のクロックパル
ス周波数の１ｚ２倍の周波数である必要があり、本実施
例では水平走査周波数［Ｈの１／２の奇数倍の周波数の
３．５’８　Ｍ　Ｈｚであるから、１Ｈ毎に位相が反転
し、またＤ／Ａ変換器３８のクロックパルス周波数的７
．１４ＭＨｚの１ｚ２倍の周波数であり、上記の２つの
条件を満足している。かかる条件が必要な理由は、ＤＲ
ＡＭ２８の帯域よりも広帯域な遅延再生映像信号出力を
得るためであり、その詳細は後述する。

Ａ／Ｄ変換器３３は１ｚ２分周器３６よりのクロックパ
ルスにより入力再生映像信号をサンプリング（標本化〉
し、しかる後にその標本化値を量子化及び符号化して１
標本点当り８ビツトのディジタル信号に変換する回路構
成とされており、これにより得たディジタル信号をＤＲ
ＡＭ２８に供給する。前記した如＜ＤＲＡＭ２８は６４
にピツ［・のＤＲＡＭが８個からなり、３．５８ＭＨｚ
でサンプリングしたデータを１フィールド分蓄積できる
程度の記憶容量を持っている。従って、Ａ／Ｄ変換器３
３の出力ディジタル信号の１フィールド分は、コントロ
ール回路３７の出力制御信号に基づいてＤ　ＲＡ　Ｍ　
２８に書き込まれる。

また、コントロール回路３７はＤＲＡＭ２８の記憶ディ
ジタルデータのうち、１フイールドの水平走査期間２６
２．５Ｈに０．５１−（を加えた２６３Ｈの期間だけ前
のディジタルデータと、２６２．５Ｈから０．５Ｈを差
し引いた２６２Ｈの期間だり前のディジタルデータを夫
々交互に、かつ、前記サンプリング周波数３．５８ＭＨ
２の２倍の周波数のクロックパルスに基づいて読み出づ
ように制御する。ＤＲＡＭ２８の出力ディジタルデータ
はＤ／Ａ変換器３８に供給され、ここで約７．１６ＭＨ
ｚのクロックパルスに基づいてアナログ信号に変換され
る。

従って、例えば′１フィールド＋０．５Ｈ（２６３Ｈ）
前の入力再生映像信号波形が第７図（Ａ）に示す如き正
弦波形で、１フィールド−０，５１−１（２６２Ｈ）前
の入力再生映像信号波形が第８図（Ａ＞に示す如き正弦
波形であるものとすると、Ａ／Ｄ変換器３３内のサンプ
ラに供給される１／２分周器３６の出力クロックパルス
（その周波数を［Ｓで示す）は第７図（Ｂ）、第８図（
Ｂ）に示す如くになる。

このクロックパルスの立上りによりサンプリング（標本
化）が行なわれるものと１゛ると、２６３Ｈ前の標本化
信号波形は第７図（Ｃ）及び第９図（Ａ）に示す如くレ
ベルＬＤの信号になり、２６２Ｈ前の標本化信号波形は
第８図（Ｃ）及び第９図（Ｂ）に示す如くローレベルが
Ｌ−で、ハイレベルが１＋のパルス波形となる。なお、
第７図（Ｃ）及び第９図（Ａ＞、（Ｃ）中、黒丸ａ＋、
ａ２．ａ３は周期１／ｆｓのサンプリング時点での値を
示し、また第８図（Ｃ）及び第９図（Ｂ）、（Ｃ）中の
白丸ｂｌ、ｂ２も周期１／ｆｓのサンプリング時点での
値を示す。

ＤＲＡＭ２８は上記の標本化信号のディジタルデータを
書き込まれており、コントロール回路３７の制御の下に
前記した如く、２６３Ｈ前のディジタルデータと２６２
Ｈ前のディジタルデータとが、夫々交互に、かつ、前記
周波数ｆＳの２倍の周波数２　［ｓ（ここでは約７．１
６　ＭＨｚ　＞で読み出されてＤ／Ａ変換器３８に供給
され、ここでディジタル−アナログ変換される。これに
より、Ｄ／Ａ変換器３８の出力信号波形は周期１／（２
ｆｓ）でサンプリング値がａ１→ｂ１→ａ２→ｂ２→ａ
３→・・・の順で取り出され、かつ、各サンプリング値
開はサンプリング値がホールドされた第９図（Ｃ）に示
す如き階段波形となる。この出力信号は折り返しノイズ
除去用の上限遮断周波数的３ＭＨｚの低域フィルタ３９
を通して第９図（Ｄ）に示す如き２６２Ｈ又は２６３Ｈ
遅延された再生映像信号波形とされた後出力端子１５へ
出力される。

このようにして、出力端子１５へ出力されるフィールド
遅延再生映像信号は、通常１．５Ｍ　ＨＺ程度の帯域し
か持ち得ないＤＲＡＭ２８を用いても、３．０ＭＨｚ程
度に帯域が拡大された信号となる。

すなわち、このことについて更に詳細に説明するに、サ
ンプリング周波数ｆＳを水平走査周波数［Ｈで除算した
値に略等しい数の標本点の情報が１本の走査線当り時系
列的に画面に表示されるが、その数は自然数個である。

しかし、サンプリング周波数ｆｓは前記した如く、水平
走査周波数ｆＨの１７２の奇数倍の３．５８ＭＨ７であ
るから、同一フィールドの再生画面において、Ａ／Ｄ変
換器３３の出力ディジタルデータは、成る１本の走査線
では２２１個の標本点の情報が表示され、次の１本の走
査線では２２８個の標本点の情報が表示され、相隣る２
本の走査線間では、水平走査方向に１／（２ｆｓ　）な
る期間だけ互いに異なった位置で表示される。

従って一１第１０図に示す如く、有る１フイールドの再
生画面４０において、任意の隣接する４本の走査線を２
＋　、　Ｊｌｉｚ　、　ｉ！−３及び記４で図示するも
のとすると、サンプリング周波数ｆｓ・でサンプリング
して得られた前記１フィールド−０，５Ｈ前　゛の各標
本点の信号は、各走査線に夫々斜線を付した丸印の位置
に配列表示され、そ表示位置は相隣る走査線間において
は、互いに水平走査方向上１／（２ｆｓ）の時間間隔分
具なった位置となる。他方、サンプリング周波数ｆｓで
サンプリングして得られた前記１フィールド＋０．５Ｈ
前の各標本点の信号は、上記の１フィールド−０，５Ｈ
前の各標本点の信号に対して１Ｈμれた信号であるから
、第１０図に斜線を付した丸印で示す位置で表示される
信号が、同図に矢印で示す如く垂直方向に走査線１本分
移動され、次の１本の走査線上の斜線を（ｊさない実線
の丸印で示した位置に配置表示されることになる。

しかして、Ｄ／Ａ変換器３８より取り出される信号は、
上記の１フィールド＋０．５Ｈ前の各標本点の信号と１
フィールド＋０．５Ｈ前の各標本点の信号とが夫々１／
（２ｆｓ）の周期で時系列的に交互配置された如き信号
であるから、結局、走査線Ｐ、１〜２４上には斜線を何
した丸印で示す位置と斜線を付さない実線の丸印で示す
位置との両方で夫々表示されることになる。すなわち、
このことはＤ／Ａ変換器３８の出力遅延再生映像信号は
、Ａ／Ｄ変換器３３にサンプリングパルスとして供給さ
れる１／２分周器３６の出力クロックパルス周波数ｆＳ
の実質的に２倍の繰り返し周波数２　ｆｓのサンプリン
グパルスで椋本化して得た信号を表示していることにな
り、よってＤＲΔＭ２８の帯域よりも広帯域の信号を表
示していることになる。

このように、広帯域の出力遅延再生映像信号を得るには
、Ａ／Ｄ変換器３３にサンプリングパルスとして供給さ
れるクロックパルスは、位相が１Ｈ毎に反転する信号で
なければならず本実施例では１７７２分周器３６により
水平走査周波数ｒｇの１／２の奇数倍の周波数である３
、５８ＭＨ２を出力しているから、自動的に１（」毎に
位相が反転する。しかし、このような周波数に選定する
のではなく、例えば発振回路よりの上記周波数以外の周
波数のパルスをインバータを通して得たパルスと通さな
いパルスとを夫々スイッヂ回路により１Ｈ毎に交互に切
換出力するなどの方法により、１Ｈ毎に強制的に位相を
反転せしめられるパルスを得るようにしてもよい。

ま７ｊ　、本実施例では遅延時間が１フイールド＋０．
５８　（２６３Ｈ）と１フィールド−０，５１−１（２
６２Ｈ）とを、１（」の１／４５５倍の期間毎に交互に
切換える構成としたので、再生画面でのスミアを視覚的
に軽減することができる。ずなわち、遅延時間を２６３
１−１固定とした遅延回路を１フイールド遅延回路４と
して使用した場合、又は２６２Ｈの固定の遅延時間をも
つ遅延回路を１フイールド遅延回路４として使用した場
合は、第１図示の雑音低減回路は常に０．５Ｈだけ位置
的に一定方向にずれたフィールド相関を利用しているの
で、遅延時間２６３Ｈの場合は第１１図＜Ａ＞に矢印で
示す如く下方向に、また遅延時間２６２Ｈの場合は第１
１図（Ｂ）に矢印で示す如く上方向にスミアが生ずる。

ここで第１１図（Ａ）〜（Ｃ）中、縦軸は画面垂直方向
、横軸はフィールド単位の時間を示し、白丸は奇数フィ
ールドの走査線の断面、黒丸は偶数フィールドの走査線
の断面を夫々模式的に示す。

これに対して、本実施例のように遅延時間が一標本化周
期毎に２６２Ｈと２６３Ｈの一方から他方へ切換ねる遅
延回路を１フイールド遅延回路４として使用した雑音低
減回路の場合は、第１１図（Ｃ）に実線の矢印で示す方
向のスミアと破線の矢印で示す方向のスミアとが交互に
切換ねり、スミアは再生画面内で静止せずに分散するの
で、視覚的に目立ちにくくなる。

次に本発明回路の第３実施例についてＪ１明する。

第１２゛図は本発明回路内の１フイールド遅延回路の第
３実施例のブロック系統図を示す。同図中、第６図と同
一構成部分には同一符号を付し、その説明を省略する。

本実施例は遅延回路素子としてＤＲＡＭの代りに第３図
に示したような構成のアナログシフトレジスタ４２．４
３を使用する点に特徴を有する。アナログシフトレジス
タ４２は例えば２２８個のＣＯＤセルが水平方向に配列
された入力用水平転送レジスタと、２６１行２２８列の
ｃｃＤセルがマトリクス状に配列された２２８列の垂直
転送レジスタと、この垂直転送レジスタの最終段（行）
のセルの出力信号が並列に供給され、これを直列に出力
する１行２２８列のＣ（、Ｄセルが配列された出ノ〕用
水平転送レジスタとからなる。また、アナログシフトレ
ジスタ４３は、１行２２８列のＣＯＤセルからなる水平
転送レジスタ構成とされている。

アナログシフトレジスタ４２は同期信号分離回路３４及
び垂直転送パルス発生回路４４を経て取り出された、１
Ｈ周期で、かつ、水平帰線消去期間内で発生される２相
の垂直転送パルスが、その垂直転送レジスタに夫々供給
されて垂直転送を行ない、また１／２分周器３６よりの
周波数［Ｓ（ここでは、３．５８　Ｍｌ−（Ｚ　）のパ
ルスを水平転送パルス発生回路４５を通して得た、垂直
転送パルス発生期間を除く略１Ｈ内で２２８個発生され
る２相の水平転送パルスにより、入力再生映像信号を周
波数ｆｓでサンプリングして得た如き信号を、入力用及
び出力用の両水平転送レジスタ内で水平方向に転送する
ことは、第３図と共に説明した通りである。これにより
アナログシフトレジスタ４２は入力再生映像信号を２６
２Ｈ遅延して出力し、次段のアナログシフトレジスタ４
３及びスイッチ回路４６に夫々供給する。アナログシフ
トレジスタ４３は水平転送パルス発生回路４５よりの水
平転送パルスにより水平転送を行ない、入力遅延再生映
像信号を更に１１」遅延して計２６３Ｈ遅延された再生
映像信号をスイッチ回路４７へ出力する。

スイッチ回路４６は１／２分周器３６の出力パルスによ
りスイッチング制御され、一方、スイッチ回路４７は１
／２分周器３６の出力パルスがインバータ４８を通して
スイッチングパルスとして印加される。スイッチ回路４
６及び４７は入力スイッチングパルスの立上りの瞬間だ
けオンとされ、それ以外の期間ではオフとされる構成と
されているため、スイッチ回路４６及び４７は周波数２
ｆｓ（ここでは約７．１６　ＭＨ２）の逆数の期間毎に
交互に極めて短時間オンとされる。これにより、スイッ
チ回路４６．４７を通して２６２８遅延された再生映像
信号のサンプリング情報と、２６３日遅延された再生映
像信号のサンプリング情報とが夫々周波数２　ｆｓの逆
数の期間毎に交互に取り出されて、加算回路４９を通し
てホールド回路５０に供給される。

これにより、ボールド回路５０からは前記Ｄ／Ａ変換器
３８の出力信号と同様の広帯域化された再生映像信号が
取り出され、低域フィルタ３９へ出力される。

本実施例も第２実施例と全く同様にアナログシフトレジ
スタ４２及び４３による伝送帯域よりも広帯域の遅延再
生映像信号が得られ、またスミアも目立たなくすること
ができる。

効果 上述の如く、本発明によれば、フィールド相関を利用し
た映像信号の雑音低減回路内の１フイールド遅延回路を
、入力映像信号の伝送帯域よりも狭帯域に選定したので
、１フイールド遅延回路としてＩＩ　Ａ　Ｍやアナログ
シフトレジスタを用いた場合は、従来回路内の１フイー
ルド遅延回路よりも安価に構成Ｊることかでき、また高
周波数で小振幅な入力映像信号部分を除去することがで
きるので雑音低減効果を得ることができ、更に１フイー
ルド遅延回路に、１１」毎に位相が反転するパルスに基
づいて入力映像信号を書き込み、１フィールド−０，５
日遅延出力と１フィールド＋０．５日遅延出力とを書き
込み時のクロックパルスに比し２倍の周波数のクロック
パルスで交互に読み出づ°メモリ回路（ＲＡＭやアナロ
グシフトレジスタ）の出力信号からフィールド遅延再生
映像信号を得るようにしたので、メモリ回路には狭帯域
で古き込み及び読み出しができ、よってメモリ回路′を
安価に構成することができ、またメモリ回路に蓄積され
る信号の帯域はメモリ回路のそれと同程度なので、高域
周波数成分で、かつ、小振幅部分の劣化がなく、更に遅
延時間の交互切換えにより、遅延時間を水平走査期間の
自然数倍の期間で、かつ、１フイールドに極めて近い期
間に固定的に選定した遅延回路を使用した雑音低減回路
に比べ、垂直方向のスミアを画面上殆ど目立たなくする
ことができる等の数々の特長を有１するものである。

【図面の簡単な説明】

第１図は本発明を適用し得る雑音低減回路の一例を示す
ブロック系統図、第２図は従来回路にお【プる１フイー
ルド遅延回路の一例を示す図、第３図は従来回路にお【
ノる１フイールド遅延回路の他の例の要部を示す図、第
４図、第６図及び第１２図は夫々本発明回路における１
フイールド遅延回路の各実施例を示Ｊブロック系統図、
第５図は第４図図示ブロック系統を１フイールド遅延回
路に使用した雑音低減回路の入力映像信号に完全にフィ
ールド相関性があるものとしたときの等価回路の一例を
示づブロック系統図、第７図（Ａ）〜（Ｃ）、第８図（
Ａ）〜（Ｃ＞及び第９図（Ａ）〜（Ｃ）は夫々第６図図
示ブロック系統の動作説明用信号波形図、第１０図は第
６図図示ブロック系統における遅延映像信号の帯域を説
明する再生画面内の標本点位置を示す図、第１１図（Ａ
）〜（Ｃ）は夫々従来回路及び第６図図示ブロック系統
にお（プるスミアの発生を夫々説明する図である。 １．８．１６・・・再生映像信号入力端子、４・・・１
フイールド遅延回路、７，１５．２４・・・再生映像信
号用）〕端子、１２．２８・・・ダイナミック・ランダ
ム・アクセス・メモリ（ＤＲＡＭ）、１８゜１９・・・
水平転送りロックパルス入力端子、２０゜２１・・・垂
直転送りロックパルス入ツノ端子、２５゜３０．３１．
３２．３９・・・低域フィルタ、２６゜３３・・・Ａ／
Ｄ変換器、２７．３７・・・コントロール回路、２９．
３８・・・Ｄ／Ａ変換器、３４・・・同期信号分離回路
、３５・・・フェーズ・ロックド・ループ（ＰＬＬ）、
３６・・・１／２分周器、４２．．４．３・・・アナロ
グシフトレジスタ、４４・・・垂面転送パルス発生回路
、４５・・・水平転送パルス発生回路、４６゜４７・・
・スイッチ回路、４９・・・加算回路、５０・・・ホー
ルド回路。 第１図 第３図 第４図 第７図　第８図 第ＥＥ、　ｌ凶 第１１図 手続補正書口式） ％式％ ） １、事件の表示 昭和５９年特　許　願第　５５９９７　号３、補正をす
る者 特　許　出願人 住　所　０２２１　神奈川県横浜市神奈用区守屋町３丁
目１２番地名称　（４３２）　日本ビクター株式会社代
表者　取締役社長　宍　道　−一　部４、代理人 昭和５９年　６Ａ２６日　（発送日） ６、　補正の対象 明ｍ書の図面の簡単な説明の欄。 ７、　補正の内容 明ｍ書の第３１頁第１１行のｒ（Ｃ）Ｊをｒ（Ｄ）Ｊと
補正する。

Claims (1)

1. 【特許請求の範囲】 （１）入力映像信号中の雑音を、出力映像信号を１フイ
   ールド又はそれに極めて近い水平走査期間の自然数倍の
   期間遅延する遅延回路の出力信号と上記入力映像信号と
   の差信号に基づいて低減する、フィールド相関を利用し
   た映像信号の雑音低減回路において、該遅延回路の帯域
   を、該入力映像信号の伝送帯域よりも狭帯域に選定した
   ことを特徴とする映像信号の雑音低減回路。 ■　入力映像信号中の雑音を、出力映像信号を１フイー
   ルド又はそれに極めて近い水平走査期間の自然数倍の期
   間遅延する遅延回路の出力信号と上記入力映像信号との
   差信号に基づいて低減する、フィールド相関を利用した
   映像信号の雑音低減回路において、該入力映像信号の伝
   送帯域の上限周波数の２倍以上の繰り返し周波数の第１
   のクロックパルスと、該第１のクロックパルスの略１／
   ２倍の繰り返し周波数で、かつ、１水平走査期間毎に位
   相が反転せしめられた第２のクロックパルスとを夫々生
   成する手段と、該第２のクロックパルスにより該入力映
   像信号をサンプリングして得た信号を、該入力映像信号
   の伝送帯域よりも狭帯域に選定した該遅延回路に書き込
   む手段と、該遅延回路に書き込まれた信号のうち、該入
   力映像信号の１フイールドの水平走査期間に１水平走査
   期間の半分の期間を加えた第１の期間前に書き込まれた
   信号と、該１フイールドの水平走査期間に１水平走査期
   間の半分の期間を差し引いた第２の期間前に書き込まれ
   た信号とを、該第１のクロックパルスに位相同期して交
   互に読み出す手段と、該遅延回路から読み出された信号
   から所望の遅延映像信号出力を得る出力手段とよりなる
   ことを特徴とする映像信号の雑音低減回路。 （３）　該遅延回路は、該入力映像−信号をアナログ−
   ディジタル変換するＡＤ変換器と、該ＡＤ変換器の出力
   ディジタル信号が供給されるランダム・アクセス・メモ
   リと、該ランダム・アクセス・メモリから読み出された
   ディジタル信号をアナログ信号に変換するＤＡ変換器と
   よりなることを特徴とする特許請求の範囲第２項記載の
   映像信号の雑音低減回路。 （４）　該遅延回路は、該入力映像信号を直列に供給さ
   れ該第２のクロックパルスにより水平転送を行なう入力
   用水平転送レジスタと、該入力用水平転送レジスタに書
   き込まれた該入力映像信号を該第２のクロックパルスに
   よりサンプリングして得た信号が並列に供給され１水平
   走査期間毎に１回垂直転送を行なう複数列で複数段の垂
   直転送レジスタと、該垂直転送レジスタの最終段より並
   列に取り出された信号を保持した後該第２のクロックパ
   ルスに位相同期して直列に出力する出力用水平転送レジ
   スタとよりなることを特徴とする特許請求の範囲第２項
   記載の映像信号の雑音低減回路。