JPH0436505B2

JPH0436505B2 -

Info

Publication number: JPH0436505B2
Application number: JP59053997A
Authority: JP
Inventors: Akira Hirota; Takuya Tsushima
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 1984-03-21
Filing date: 1984-03-21
Publication date: 1992-06-16
Also published as: JPS60197076A

Description

【発明の詳細な説明】産業上の利用分野本発明は映像信号の雑音低減回路に係り、特に
帰還路に１フイールド遅延回路を有し、フイール
ド相関を利用して映像信号中の雑音を低減する映
像信号の雑音低減回路に関する。

従来技術従来より、磁気テープ等の記録媒体に記録され
た映像信号を再生する装置では、再生映像信号中
に含まれる雑音を低減するために、特に民生用機
器では放送用機器ほどの忠実な記録，再生を必要
としないことから、視覚的に許容できる程度の範
囲で再生映像信号中の雑音を低減する回路が用い
られている。かかる雑音低減回路は従来より種々
提案されているが、その中の一つとして、第１図
に示す如き、帰還路に１フイールド遅延回路を有
する、所謂巡回形フイールド相関ノイズリデユー
サーと呼称される雑音低減回路があつた。

第１図において、例えば磁気テープより再生さ
れた後復調された、再生映像信号（例えば輝度信
号）は、入力端子１を介して減算回路２及び３に
夫々供給される。減算回路２より取り出された再
生映像信号は、１フイールド遅延回路４に供給さ
れ、ここで１フイールド、又は１フイールドに極
めて近い水平走査期間の自然数倍の期間遅延され
た後、減算回路３に供給される。減算回路３は入
力端子１よりの再生映像信号から１フイールド遅
延回路４の出力信号を差し引く減算動作を行なつ
て得た信号を、リミツタ５及び係数回路６を夫々
通して減算回路２へ供給する。ここで、映像信号
は一般に１フイールド間隔の映像情報同士は互い
に極めて近似しているという、所謂フイールド相
関性を有しているのに対し、難音はかかるフイー
ルド相関性を有していない。

従つて、減算回路３の出力信号は、主としてフ
イールド相関を有しない雑音である。リミツタ５
はこの雑音が主である信号の振幅を、雑音のピー
クツウピークレベル程度に振幅制限する。また、
係数回路６は所要の重み付けを行なう回路であ
る。減算回路２は入力端子１よりの再生映像信号
から係数回路６の出力信号を差し引く動作を行な
い、再生映像信号中の雑音を係数回路６の出力信
号で略相殺して再び１フイールド遅延回路４へ出
力する一方、出力端子７へ出力する。このように
して、入力再生映像信号はその中の雑音を低減さ
れて出力端子７より取り出される。

発明が解決しようとする問題点しかるに、上記の雑音低減回路内の１フイール
ド遅延回路４は、従来はデイジタルメモリ回路か
チヤージ・カツプルド・デバイス（CCD）等の
電荷転送素子を用いたアナログシフトレジスタが
使用されるが、いずれの場合も、再生映像信号の
所要の伝送帯域を確保する必要性から高価である
等の問題点があつた。すなわち、１フイールド遅
延回路４としてデイジタルメモリ回路を使用した
場合は、従来は第２図に示す如き構成とされてい
る。同図中、入力端子８には第１図の出力端子７
へ出力されるべき再生映像信号が入来する。この
再生映像信号の所要の伝送帯域を０〜3MHzとす
ると、入力再生映像信号は上限遮断周波数約3M
Hzの低域フイルタ９を通してＡ／Ｄ変換器１０に
供給され、ここでコントロール回路１１よりのク
ロツクパルスに基づいてＡ／Ｄ変換される。ここ
で、伝送帯域は０〜3MHzだから、再生映像信号
のサンプリング周波数は、ナイキストのサンプリ
ング定理より6MHz以上でなければならない。

従つて、入力再生映像信号を色副搬送波周波数
の２倍の周波数でサンプリングしたものとする
と、１水平走査期間（1H）当りの標本点数は、
NTSC方式の場合、サンプリング周波数は約
7.16MHzで、水平走査周波数は15.625kHzである
から、約455（≒7160／15.625）となる。従つて、
１フイールド当りの標本点数は、上記の455に１
フイールドの走査線数525／２を乗じることによ
り求めることができ、約119.4×10³個となる。い
ま、１標本点当りの量子化ビツト数を８ビツトと
すると、Ａ／Ｄ変換器１０からは８ビツトのデイ
ジタル信号が取り出されてダイナミツク・ランダ
ム・アクセス・メモリ（DRAM）１２に供給さ
れる。

DRAM１２はコントロール回路１１よりのリ
ード／ライト信号や書き込み又は読み出しクロツ
クパルス，アドレス信号などに基づいて、上記の
８ビツトのデイジタル信号を書き込んだ後１フイ
ールド前のデータを読み出してＤ／Ａ変換器１３
へ出力する。Ｄ／Ａ変換器１３はコントロール回
路１１よりの7.1MHzのクロツクパルスに基づい
て、DRAM１２より１フイールド遅延されて読
み出されたデイジタル信号をＤ／Ａ変換して得た
アナログ映像信号を、上限遮断周波数3MHzの低
域フイルタ１４を通して出力端子１５へ出力す
る。

ここで、前記した如く、DRAM１２に供給さ
れるデイジタル信号は、１標本点当りの量子化ビ
ツト数が８ビツトであり、また１フイールド分の
標本点数は約119.4×10³個であるから、119.4×８
×10³ビツトの記憶容量が必要であり、これは64k
ビツトのDRAMを16個必要とする記憶容量であ
る。このため、回路が極めて高価となつてしま
う。

また、１フイールド遅延回路４として第３図に
示す如きアナログシフトレジスタを使用した場
合、このアナログシフトレジスタは入力端子１６
よりの再生映像信号を直列に供給され、入力端子
１８，１９よりの逆相の水平転送クロツクパルス
φ_H，_Hにより、入力用水平転送レジスタ１７内
を右方向へシフト（水平転送）される。水平転送
レジスタ１７はCCDのｎ個（ｎは自然数）のセ
ルからなり、1H内に、ｎ個の水平転送クロツク
パルスが入来することにより、再生映像信号の
1H分の映像情報（サンプル情報）をそのｎ段一
杯に書き込まれる。しかる後に、入力端子２０，
２１よりの互いに逆相の垂直転送クロツクパルス
φ_V，_Vが水平帰線消去期間内で１回入力される
ので、上記ｎ個のセルに蓄積されたｎ個のサンプ
ル情報が並列にｎ列ｍ段の垂直転送レジスタ２２
_１〜２２ｎの第１段に夫々供給され、ここで蓄積
される。

垂直転送レジスタ２２₁〜２２ｎは各列ｍ個の
CCDのセルからなり、1H毎に１回入来するクロ
ツクパルスφ_V，_Vに基づいて順次に１段ずつ垂
直転送を行ない、ｍ回の垂直転送により出力用水
平転送レジスタ２３に入力される。水平転送レジ
スタ２３は１行ｎ列のCCDのセルからなり、前
記水平転送クロツクパルスφ_H，_Hにより1H内で
出力端子２４へ入力信号を直列に出力する。これ
により、出力端子２４には入力端子１６の入力再
生映像信号を（ｍ＋１）Ｈ遅延した再生映像信号
が取り出される。従つて、垂直転送レジスタ２２
_１〜２２ｎの各段数ｍを261又は262に選定するこ
とにより１フイールド（262H又は263H）遅延さ
れた映像信号出力を得ることができる。

ここで、前記した如く1H当りの標本点数は455
個であるから、前記水平転送レジスタ１７，２３
及び垂直転送レジスタ２２₁〜２２ｎの夫々は455
列のセルからなる。このため、上記のアナログシ
フトレジスタは集積回路（IC）化した場合、チ
ツプ面積が大でまた高価であり、１チツプでIC
化できないこともあつた。

そこで、本発明は１フイールド遅延回路に、低
減されるべき雑音を有する映像信号の伝送帯域よ
りも狭い帯域のデイジタルメモリ回路又はアナロ
グシフトレジスタを使用することにより、上記の
問題点を解決した映像信号の雑音低減回路を提供
することを目的とする。

問題点を解決するための手段本発明は入力映像信号中の雑音を、出力映像信
号を１フイールド又はそれに極めて近い水平走査
期間の自然数倍の期間遅延する遅延回路の出力信
号と上記入力映像信号との差信号に基づいて低減
する、フイールド相関を利用した映像信号の雑音
低減回路において、入力映像信号の伝送帯域にの
限周波数の２倍以上の繰り返し周波数の第１のク
ロツクパルスと、第１のクロツクパルスの略1/2
倍の繰り返し周波数で、かつ、１水平走査期間毎
に位相が反転せしめられた第２のクロツクパルス
とのうち、第２のクロツクパルスにより入力映像
信号をサンプリングして得た信号を上記遅延回路
に書き込み、入力映像信号の１フイールド期間に
水平走査期間の半分の期間を加えた期間を第１の
期間とし、上記半分の期間を差し引いた期間を第
２の期間としたとき、第１の期間前に書き込まれ
た信号と、第２の期間前に書かれた信号を前記第
１のクロツクパルスに位相同期して交互に上記遅
延回路から読み出すように構成したものであり、
以下その各実施例について第４図以下の図面と共
に説明する。

実施例本発明は第１図に示す如き雑音低減回路の１フ
イールド遅延回路の構成に特徴を有するものであ
り、第４図は本発明回路内の上記１フイールド遅
延回路に相当する回路の一実施例のブロツク系統
図を示す。同図中、入力端子８に入来した、例え
ば磁気テープより再生された後復調されたベース
バンドの再生映像信号は、上限遮断周波数1.5M
Hzの低域フイルタ２５を通してＡ／Ｄ変換器２６
に供給され、ここでコントロール回路２７よりの
クロツクパルス（サンプリングパルス）に基づい
てサンプリングされた後、例えば１標本点当りの
量子化ビツト数８ビツトのデイジタル信号に変換
される。ここで、上記のサンプリングパルスの繰
り返し周波数f_Sは色副搬送波周波数に等しい周波
数（NTSC方式の場合は3.58MHz）に選定されて
いる。従つて、このデイジタル信号の1H当りの
標本点数は227個又は228個となる。

Ａ／Ｄ変換器２６の出力デイジタル信号は
DRAM２８に供給され、ここでコントロール回
路２７よりのリード／ライト信号，書き込み用又
は読み出し用クロツクパルス，アドレス信号等に
基づいて書き込まれる。ここで、本実施例ではサ
ンプリング周波数f_Sは第２図に示した従来回路の
サンプリング周波数の1/2倍の周波数に選定され
ているので、１フイールドの標本点数は従来回路
の半分であり、よつてDRAM28の記憶容量は
DRAM１２のそれの半分で済むことになり、８
個の64kビツトDRAMで構成することができる。
DRAM２８はコントロール回路２７の出力信号
の制御の下に１フイールド前の記憶デイジタル信
号を読み出されてＤ／Ａ変換器２９に供給する。
Ｄ／Ａ変換器２９はコントロール回路２７よりの
従来の1/2倍の繰り返し周波数のクロツクパルス
を印加されて、DRAM２８の出力デイジタル信
号をアナログ信号に変換する。このアナログ信号
は上限遮断周波数1.5MHzの低域フイルタ３０を
通して１フイールド遅延された再生映像信号とし
て出力端子１５より出力される。

本実施例ではDRAM２８の記憶容量が従来の
DRAM１２のそれの1/2の８個の64kビツト
DRAMで構成することができるので、回路構成
を安価にすることができる。また、１フイールド
遅延回路４として第３図に示す如きアナログシフ
トレジスタを用いた場合も、本実施例と同様にサ
ンプリング周波数を従来のそれの1/2倍の周波数
に選定することにより、レジスタ１７，２２₁〜
２２ｎ及び２３の各列数ｎを従来の1/2にするこ
とができるから、ICのチツプ面積を小にするこ
とができ、安価にIC化することができる。

ところで、サンプリング周波数を上記の如く従
来回路の1/2倍の周波数に選定したため、本実施
例では再生映像信号の伝送帯域０〜3MHzの約半
分の０〜1.5MHzの信号成分しか伝送することが
できない。しかし、１フイールド遅延回路４の帯
域をこのように狭帯域にすることにより、第１図
に示す回路は雑音低減効果をもつようになる。

すなわち、いま完全にフイールド相関のある再
生映像信号が第１図の入力端子１に入来している
ものとすると、第１図に示す雑音低減回路は第５
図に示す如き構成の回路と等価であると考えられ
る。第５図中、第１図と同一構成部分には同一符
号を付し、その説明を省略する。いま、一例とし
て１フイールド遅延回路４の帯域を1.5MHzにし
たものとすると、第５図に示す如く、入力端子１
よりの入力再生映像信号の1.5HHz以上の周波数
成分を阻止する低域フイルタ３１が、入力端子１
と減算回路３との間に設けられた回路と等価とな
る。

従つて、1.5MHz以上のリミツタ５のリミツテ
イングレベル以下の小振幅成分は、リミツタ５，
係数回路６を経て減算回路２に供給されることに
なり、よつて入力再生映像信号中の1.5MHz以上
の小振幅成分は減算回路２において差し引かれる
ことになる。従つて、減算回路２からは再生映像
信号がその1.5MHz以上の小振幅成分を低減され
て取り出される。

再生映像信号中の雑音は高周波数，小振幅成分
が殆どであるから、これにより雑音が低減される
ことになる。これは、所謂クリスピニングであ
る。クリスピニングは、信号の小振幅，高周波数
成分も失われるので、画面横方向の小振幅の解像
度が低下するという問題点はもつているが、本実
施例の如くDRAM２８の伝送帯域を狭小にする
ことにより、コストダウンとクリスピニング効果
という２つの長所は、民生用VTRにとつて重要
であり、本実施例の方が総合的にみて優れている
場合がある。

次に本発明回路の第２実施例について説明す
る。第６図は本発明回路内の１フイールド遅延回
路の第２実施例のブロツク系統図を示す。同図
中、第４図と同一構成部分には同一符号を付して
ある。第６図において、入力端子８に入来した再
生映像信号は、上限遮断周波数約3MHzの低域フ
イルタ３２を通してＡ／Ｄ変換器３３に供給され
る。一方、入力再生映像信号はまた同期信号分離
回路３４に供給され、ここで同期信号を分離抽出
された後、フエーズ・ロツクド・ループ（PLL）
３５に供給される。PLL３５は入力再生映像信
号中の水平同期信号に位相同期した、例えば水平
走査周波数f_Hの455倍の周波数約7.16MHzの信号
を発生し、その信号を1/2分周器３６及びコント
ロール回路３７に夫々供給する。

1/2分周器３６は上記約7.16MHzの信号を1/2分
周してNTSC方式の色副搬送波周波数に等しい
3.58MHzのパルスを発生出力し、Ａ／Ｄ変換器３
３にクロツクパルスとして供給する一方、コント
ロール回路３７に供給する。ここで、Ａ／Ｄ変換
器３３の入力側にある低域フイルタ３２は折り返
しノイズ発生の防止のために設けられたもので、
その上限遮断周波数は、ナイキストのサンプリン
グ定理より通常Ａ／Ｄ変換器３３のクロツクパル
ス周波数3.58MHzの1/2倍以下の周波数に設定し
なければならない。しかし、本実施例では後述す
る如く、Ａ／Ｄ変換器３３のクロツクパルス周波
数以下の周波数を制限すればよいので、前記した
如く上記上限周波数は約3MHzに選定されている。

Ａ／Ｄ変換器３３のクロツクパルスは、1H毎
に位相が反転し、かつ、後述のＤ／Ａ変換器３８
のクロツクパルス周波数の1/2倍の周波数である
必要があり、本実施例では水平走査周波数f_Hの1/
２の奇数倍の周波数の3.58MHzであるから、1H毎
に位相が反転し、またＤ／Ａ変換器３８のクロツ
クパルス周波数約7.14MHzの1/2倍の周波数であ
り、上記の２つの条件を満足している。かかる条
件が必要な理由は、DRAM２８の帯域よりも広
帯域な遅延再生映像信号出力を得るためであり、
その詳細は後述する。

Ａ／Ｄ変換器３３は1/2分周器３６よりのクロ
ツクパルスにより入力再生映像信号をサンプリン
グ（標本化）し、しかる後にその標本化値を量子
化及び符号化して１標本点当り８ビツトのデイジ
タル信号に変換する回路構成とされており、これ
により得たデイジタル信号をDRAM２８に供給
する。前記した如くDRAM２８は64kビツトの
DRAMが８個からなり、3.58MHzでサンプリン
グしたデータを１フイールド分蓄積できる程度の
記憶容量を持つている。従つて、Ａ／Ｄ変換器３
３の出力デイジタル信号の１フイールド分は、コ
ントロール回路３７の出力制御信号に基づいて
DRAM２８に書き込まれる。

また、コントロール回路３７はDRAM２８の
記憶デイジタルデータのうち、１フイールドの水
平走査期間262.5Hに0.5Hを加えた263Hの期間だ
け前のデイジタルデータと、262.5Hから0.5Hを
差し引いた262Hの期間だけ前のデイジタルデー
タを夫々交互に、かつ、前記サンプリング周波数
3.58MHzの２倍の周波数のクロツクパルスに基づ
いて読み出すように制御する。DRAM２８の出
力デイジタルデータはＤ／Ａ変換器３８に供給さ
れ、ここで約7.16MHzのクロツクパルスに基づい
てアナログ信号に変換される。従つて、例えば１
フイールド＋0.5H（263H）前の入力再生映像信
号波形が第７図Ａに示す如き正弦波形で、１フイ
ールド−0.5H（262H）前の入力再生映像信号波
形が第８図Ａに示す如き正弦波形であるものとす
ると、Ａ／Ｄ変換器３３内のサンプラに供給され
る1/2分周器36の出力クロツクパルス（その周波
数をf_Sで示す）は第７図Ｂ，第８図Ｂに示す如く
になる。このクロツクパルスの立上りによりサン
プリング（標本化）が行なわれるものとすると、
263H前の標本化信号波形は第７図Ｃ及び第９図
Ａに示す如くレベルL₀の信号になり、262H前の
標本化信号波形は第８図Ｃ及び第９図Ｂに示す如
くローレベルがＬ−で、ハイレベルがＬ＋のパル
ス波形となる。なお、第７図Ｃ及び第９図Ａ，Ｃ
中、黒丸a₁，a₂，a₃は周期１／f_Sのサンプリング
時点での値を示し、また第８図Ｃ及び第９図Ｂ，
Ｃ中の白丸b₁，b₂も周期１／f_Sのサンプリング時
点での値を示す。

DRAM２８は上記の標本化信号のデイジタル
データを書き込まれており、コントロール回路３
７の制御の下に前記した如く、263H前のデイジ
タルデータと26H前のデイジタルデータとが夫々
交互に、かつ、前記周波数f_Sの２倍の周波数2f_S
（ここでは約7.16MHz）で読み出されてＤ／Ａ変
換器３８に供給され、ここでデイジタル−アナロ
グ変換される。これにより、Ｄ／Ａ変換器３８の
出力信号波形は周期１／（2f_S）でサンプリング
値がa₁→b₁→a₂→b₂→a₃→…の順で取り出され、
かつ、各サンプリング値間はサンプリング値がホ
ールドされた第９図Ｃに示す如き階段波形とな
る。この出力信号は折り返しノイズ除去用の上限
遮断周波数3MHzの低域フイルタ３９を通して第
９図Ｄに示す如き262H又は263H遅延された再生
映像信号波形とされた後出力端子１５へ出力され
る。

このようにして、出力端子１５へ出力されるフ
イールド遅延再生映像信号は、通常1.5MHz程度
の帯域しか持ち得ないDRAM２８を用いても、
3.0MHz程度に帯域が拡大された信号となる。す
なわち、このことについて更に詳細に説明する
に、サンプリング周波数f_Sを水平走査周波数f_Hで
除算した値に略等しい数の標本点の情報が１本の
走査線当り時系列的に画面に表示されるが、その
数は自然数個である。しかし、サンプリング周波
数f_Sは前記した如く、水平走査周波数f_Hの1/2の奇
数倍の3.58MHzであるから、同一フイールドの再
生画面において、Ａ／Ｄ変換器３３の出力デイジ
タルデータは、或る１本の走査線では227個の標
本点の情報が表示され、次の１本の走査線では
228個の標本点の情報が表示され、相隣る２本の
走査線間では、水平走査方向に１／（2f_S）なる
期間だけ互いに異なつた位置で表示される。

従つて、第１０図に示す如く、有する１フイー
ルドの再生画面４０において、任意の隣接する４
本の走査線をl₁，l₂，l₃及びl₄で図示するものとす
ると、サンプリング周波数f_Sでサンプリングして
得られた前記１フイールド−0.5H前の各標本点
の信号は、各走査線に夫々斜線を付した丸印の位
置に配列表示され、そ表示位置は相隣る走査線間
においては、互いに水平走査方向上１／（2f_S）
の時間間隔分異なつた位置となる。他方、サンプ
リング周波数f_Sでサンプリングして得られた前記
１フイールド＋0.5H前の各標本点の信号は、上
記の１フイールド−0.5H前の各標本点の信号に
対して1H遅れた信号であるから、第１０図に斜
線を付した丸印で示す位置で表示される信号が、
同図に矢印で示す如く垂直方向に走査線１本分移
動され、次の１本の走査線上の斜線を付さない実
線の丸印で示した位置に配置表示されることにな
る。

しかして、Ｄ／Ａ変換器３８より取り出される
信号は、上記の１フイールド＋0.5H前の各標本
点の信号と１フイールド−0.5H前の各標本点の
信号とが夫々１／（2f_S）の周期で時系列的に交
互配置された如き信号であるから、結局、走査線
l₁〜l₄上には斜線を付した丸印で示す位置と斜線
を付さない実線の丸印で示す位置との両方で夫々
表示されることになる。すなわち、このことは
Ｄ／Ａ変換器３８の出力遅延再生映像信号は、
Ａ／Ｄ変換器３３にサンプリングパルスとして供
給される1/2分周器３６の出力クロツクパルス周
波数f_Sの実質的に２倍の繰り返し周波数2f_Sのサン
プリングパルスで標本化して得た信号を表示して
いることになり、よつてDRAM２８の帯域より
も広帯域の信号を表示していることになる。

このように、広帯域の出力遅延再生映像信号を
得るには、Ａ／Ｄ変換器３３にサンプリングパル
スとして供給されるクロツクパルスは、位相が
1H毎に反転する信号でなければならず本実施例
では1/2分周器３６により水平走査周波数f_Hの1/2
の奇数倍の周波数である。3.58MHzを出力してい
るから、自動的に1H毎に位相が反転する。しか
し、このような周波数に選定するのではなく、例
えば発振回路よりの上記周波数以外の周波数のパ
ルスをインバータを通して得たパルスと通さない
パルスとを夫々スイツチ回路により1H毎に交互
に切換出力するなどの方法により、1H毎に強制
的に位相を反転せしめられるパルスを得るように
してもよい。

また、本実施例では遅延時間が１フイールド＋
0.5H（263H）と１フイールド−0.5H（262H）と
を、1Hの１／455倍の期間毎に交互に切換える構
成としたので、再生画面でのスミアを視覚的に軽
減することができる。すなわち、遅延時間を
263H固定とした遅延回路を１フイールド遅延回
路４として使用した場合、又は262Hの固定の遅
延時間をもつ遅延回路を１フイールド遅延回路４
として使用した場合は、第１図示の雑音低減回路
は常に0.5Hだけ位置的に一定方向にずれたフイ
ールド相関を利用しているので、遅延時間263H
の場合は第１１図Ａに矢印で示す如く下方向に、
また遅延時間262Hの場合は第１１図Ｂに矢印で
示す如く上方向にスミアが生ずる。ここで第１１
図Ａ〜Ｃ中、縦軸は画面垂直方向，横軸はフイー
ルド単位の時間を示し、白丸は奇数フイールドの
走査線の断面，黒丸は偶数フイールドの走査線の
断面を夫々模式的に示す。

これに対して、本実施例のように遅延時間が一
標本化周期毎に262Hと263Hの一方から他方へ切
換わる遅延回路を１フイールド遅延回路４として
使用した雑音低減回路の場合は、第１１図Ｃに実
線の矢印で示す方向のスミアと破線の矢印で示す
方向のスミアとが交互に切換わり、スミアは再生
画面内で静止せずに分散するので、視覚的に目立
ちにくくなる。

次に本発明回路の第３実施例について説明す
る。第１２図は本発明回路内の１フイールド遅延
回路の第３実施例のブロツク系統図を示す。同図
中、第６図と同一構成部分には同一符号を付し、
その説明を省略する。本実施例は遅延回路素子と
してDRAMの代りに第３図に示したような構成
のアナログシフトレジスタ４２，４３を使用する
点に特徴を有する。アナログシフトレジスタ４２
は例えば228個のCCDセルが水平方向に配列され
た入力用水平転送レジスタと、261行228列の
CCDセルがマトリクス状に配列された228列の垂
直転送レジスタと、この垂直転送レジスタの最終
段（行）のセルの出力信号が並列に供給され、こ
れを直列に出力する１行228列のCCDセルが配列
された出力用水平転送レジスタとからなる。ま
た、アナログシフトレジスタ４３は、１行228列
のCCDセルからなる水平転送レジスタ構成とさ
れている。

アナログシフトレジスタ４２は同期信号分離回
路３４及び垂直転送パルス発生回路４４を経て取
り出された、1H周期で、かつ、水平帰線消去期
間内で発生される２相の垂直転送パルスが、その
垂直転送レジスタに夫々供給されて垂直転送を行
ない、また1/2分周器３６よりの周波数f_S（ここで
は、3.58MHz）のパルスを水平転送パルス発生回
路４５を通して得た。垂直転送パルス発生期間を
除く略1H内で228個発生される２相の水平転送パ
ルスにより、入力再生映像信号を周波数f_Sでサン
プリングして得た如き信号を、入力用及び出力用
の両水平転送レジスタ内で水平方向に転送するこ
とは、第３図と共に説明した通りである。これに
よりアナログシフトレジスタ４２は入力再生映像
信号を262H遅延して出力し、次段のアナログシ
フトレジスタ４３及びスイツチ回路４６を夫々供
給する。アナログシフトレジスタ４３は水平転送
パルス発生回路４５よりの水平転送パルスにより
水平転送を行ない、入力遅延再生映像信号を更に
1H遅延して計263H遅延された再生映像信号をス
イツチ回路４７へ出力する。

スイツチ回路４６は1/2分周器３６の出力パル
スによりスイツチング制御され、一方、スイツチ
回路４７は1/2分周器３６の出力パルスがインバ
ータ４８を通してスイツチングパルスとして印加
される。スイツチ回路４６及び４７は入力スイツ
チングパルスの立上りの瞬間だけオンとされ、そ
れ以外の期間ではオフとされる構成とされている
ため、スイツチ回路４６及び４７は周波数2f_S（こ
こでは約7.16MHz）の逆数の期間毎に交互に極め
て短時間オンとされる。これにより、スイツチ回
路４６，４７を通して262H遅延された再生映像
信号のサンプリング情報と、263H遅延された再
生映像信号のサンプリング情報とが夫々周波数
2f_Sの逆数の期間毎に交互に取り出されて、加算
回路４９を通してホールド回路５０に供給され
る。

これにより、ホールド回路５０からは前記Ｄ／
Ａ変換器３８の出力信号と同様の広帯域化された
再生映像信号が取り出され、低域フイルタ３９へ
出力される。

本実施例も第２実施例と全く同様にアナログシ
フトレジスタ４２及び４３による伝送帯域よりも
広帯域の遅延再生映像信号が得られ、またスミア
も目立たなくすることができる。

効果上述の如く、本発明によれば、フイールド相関
を利用した映像信号の雑音低減回路内の１フイー
ルド遅延回路に、1H毎に位相が反転するパルス
に基づいて入力映像信号を書き込み、１フイール
ド−0.5H遅延出力と１フイールド＋0.5H遅延出
力とを書き込み時のクロツクパルスに比し２倍の
周波数のクロツクパルスで交互に読み出すメモリ
回路（RAMやアナログシフトレジスタ）の出力
信号からフイールド遅延再生映像信号を得るよう
にしたので、メモリ回路には狭帯域で書き込み及
び読み出しができ、よつてメモリ回路を安価に構
成することができる。

またメモリ回路に蓄積される信号の帯域はメモ
リ回路のそれと同程度なので、高周波数成分で、
かつ、小振幅の部分の劣化がなく、更に遅延時間
の交互切換えにより、遅延時間を水平走査期間の
自然数倍の期間で、かつ、１フイールドに極めて
近い期間に固定的に選定した遅延回路を使用した
雑音低減回路に比べ、垂直方向のスミアを画面上
殆ど目立たなくすることができる。

更に、遅延回路を帰還路に介挿してなる巡回形
フイールド相関雑音低減回路であるから、これと
同程度の雑音低減性能を従来の非巡回形フイール
ド相関雑音低減回路で得ようとするならば、１フ
イールド期間遅延する遅延回路が複数個必要とな
るため、遅延回路の回路規模を大幅に削減するこ
とができ、また、１水平走査期間毎に位相が反転
せしめられた第２のクロツクパルスにより入力映
像信号をサンプリングして得た信号を、入力映像
信号の伝送帯域より狭帯域に選定した遅延回路に
書き込むと共に第１のクロツクパルスに位相同期
して読み出すので、遅延回路の回路規模を大幅に
削減したのにもかかわらず、遅延回路の２倍の帯
域を有する遅延映像信号を得ることができ、小振
幅の解像度を劣化させることなく雑音低減を図る
ことができる等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明を適用し得る雑音低減回路の一
例を示すブロツク系統図、第２図は従来回路にお
ける１フイールド遅延回路の一例を示す図、第３
図は従来回路における１フイールド遅延回路の他
の例の要部を示す図、第４図，第６図及び第１２
図は夫々本発明回路における１フイールド遅延回
路の各実施例を示すブロツク系統図、第５図は第
４図図示ブロツク系統を１フイールド遅延回路に
使用した雑音低減回路の入力映像信号に完全にフ
イールド相関性があるものとしたときの等価回路
の一例を示すブロツク系統図、第７図Ａ〜Ｃ，第
８図Ａ〜Ｃ及び第９図Ａ〜Ｄは夫々第６図図示ブ
ロツク系統の動作説明用信号波形図、第１０図は
第６図図示ブロツク系統における遅延映像信号の
帯域を説明する再生画面内の標本点位置を示す
図、第１１図Ａ〜Ｃは夫々従来回路及び第６図図
示ブロツク系統におけるスミアの発生を夫々説明
する図である。１，８，１６……再生映像信号入力端子、４…
…１フイールド遅延回路、７，１５，２４……再
生映像信号出力端子、１２，２８……ダイナミツ
ク・ランダム・アクセス・メモリ（DRAM）、１
８，１９……水平転送クロツクパルス入力端子、
２０，２１……垂直転送クロツクパルス入力端
子、２５，３０，３１，３２，３９……低域フイ
ルタ、２６，３３……Ａ／Ｄ変換器、２７，３７
……コントロール回路、２９，３８……Ｄ／Ａ変
換器、３４……同期信号分離回路、３５……フエ
ーズ・ロツクド・ループ（PLL）、３６……1/2
分周器、４２，４３……アナログシフトレジス
タ、４４……垂直転送パルス発生回路、４５……
水平転送パルス発生回路、４６，４７……スイツ
チ回路、４９……加算回路、５０……ホールド回
路。

Claims

【特許請求の範囲】１入力映像信号中の雑音を、出力映像信号を１
フイールド又はそれに極めて近い水平走査期間の
自然数倍の期間遅延する遅延回路の出力信号と上
記入力映像信号との差信号に基づいて低減する、
フイールド相関を利用した映像信号の雑音低減回
路において、該入力映像信号の伝送帯域の上限周波数の２倍
以上の繰り返し周波数の第１のクロツクパルス
と、該第１のクロツクパルスの略1/2倍の繰り返
し周波数で、かつ、１水平走査期間毎に位相が反
転せしめられた第２のクロツクパルスとを夫々生
成する手段と、該第２のクロツクパルスにより該入力映像信号
をサンプリングして得た信号を、該入力映像信号
の伝送帯域よりも狭帯域に選定した該遅延回路に
書き込む手段と、該遅延回路に書き込まれた信号のうち、該入力
映像信号の１フイールドの水平走査期間に１水平
走査期間の半分の期間を加えた第１の期間前に書
き込まれた信号と、該１フイールドの水平走査期
間に１水平走査期間の半分の期間を差し引いた第
２の期間前に書き込まれた信号とを、該第１のク
ロツクパルスに位相同期して交互に読み出す手段
と、該遅延回路から読み出された信号から所望の遅
延映像信号出力を得る出力手段とよりなることを特徴とする映像信号の雑音低減回
路。２該遅延回路は、該入力映像信号をアナログ−
デイジタル変換するAD変換器と、該AD変換器
の出力デイジタル信号が供給されるランダム・ア
クセス・メモリと、該ランダム・アクセス・メモ
リから読み出されたデイジタル信号をアナログ信
号に変換するDA変換器とよりなることを特徴と
する特許請求の範囲第１項記載の映像信号の雑音
低減回路。３該遅延回路は、該入力映像信号を直列に供給
され該第２のクロツクパルスにより水平転送を行
なう入力用水平転送レジスタと、該入力用水平転
送レジスタに書き込まれた該入力映像信号を該第
２のクロツクパルスによりサンプリングして得た
信号が並列に供給され１水平走査期間毎に１回垂
直転送を行なう複数列で複数段の垂直転送レジス
タと、該垂直転送レジスタの最終段より並列に取
り出された信号を保持した後該第２のクロツクパ
ルスに位相同期して直列に出力する出力用水平転
送レジスタとよりなることを特徴とする特許請求
の範囲第１項記載の映像信号の雑音低減回路。