JPS58134524A - 半導体遅延素子を用いた遅延回路 - Google Patents
半導体遅延素子を用いた遅延回路Info
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- JPS58134524A JPS58134524A JP57016649A JP1664982A JPS58134524A JP S58134524 A JPS58134524 A JP S58134524A JP 57016649 A JP57016649 A JP 57016649A JP 1664982 A JP1664982 A JP 1664982A JP S58134524 A JPS58134524 A JP S58134524A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/89—Time-base error compensation
- H04N9/893—Time-base error compensation using an analogue memory, e.g. a CCD shift register, the delay of which is controlled by a voltage controlled oscillator
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- H—ELECTRICITY
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/907—Television signal recording using static stores, e.g. storage tubes or semiconductor memories
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本実１１１１は半導体遅延素子を用いた遅延回路に係り
、アナログ半導体遅延素子を用いることにより。
、アナログ半導体遅延素子を用いることにより。
小型で安価な構成により映像信号を劣化少なく１フレー
ム又は１フイールド遅延し得る遅延（９）路を提供する
ことを目的とする。
ム又は１フイールド遅延し得る遅延（９）路を提供する
ことを目的とする。
従来の１フレ一ム期間の遅延時間を有する遅延回路は、
入力、映像信号をアナログ−ディジタル変換するムＤ変
換器と、このムＤ変換器の出力ディジタル信号ｔ−１フ
レーム分記憶するフレームメモリと、このフレームメモ
リから読み出されたディジタル信号をディジタル−アナ
ログ変換するＤム変換器とより構成されており１例えば
ムＤ変換器によりフィールド周波数−Ｏｎ露の映倫信号
ＶＳ本化周波数４ ｆａｃ （ただし、ｆｓ、は色副搬
送波周波数で１例えば＆ｓ１＠ｉ４Ｉ Ｍｕｇ ） テ
量子化数８ビットのディジタル信号に変換してフレーム
メモリに蓄積するものとすると、７し一ムメモリに必要
なピット数は ４ Ｘ ３．５７１５４５ ｘ Ｉ ｘ −＝ 龜ＩＩ
ｓ＠ ［Ｍビット］墨Ｏ となり、１１大なピット数となってしまう。従ってこの
フレームメモリ１に＠４にビットＲＡＭ （ランダム・
アクセス・メモリ）で構成する場合は、このＲＡＭがｓ
Ｏ個は必要となる。このため、従来の遅延回路は、ムＤ
変換器及びＤム変換器が高価であるうえに％フレームメ
モリが多くのＲＡＭ ｔ−必要として高価となるため、
遅延回路全体としては極めて高価で、また形状も大型で
あるという欠点があった。
入力、映像信号をアナログ−ディジタル変換するムＤ変
換器と、このムＤ変換器の出力ディジタル信号ｔ−１フ
レーム分記憶するフレームメモリと、このフレームメモ
リから読み出されたディジタル信号をディジタル−アナ
ログ変換するＤム変換器とより構成されており１例えば
ムＤ変換器によりフィールド周波数−Ｏｎ露の映倫信号
ＶＳ本化周波数４ ｆａｃ （ただし、ｆｓ、は色副搬
送波周波数で１例えば＆ｓ１＠ｉ４Ｉ Ｍｕｇ ） テ
量子化数８ビットのディジタル信号に変換してフレーム
メモリに蓄積するものとすると、７し一ムメモリに必要
なピット数は ４ Ｘ ３．５７１５４５ ｘ Ｉ ｘ −＝ 龜ＩＩ
ｓ＠ ［Ｍビット］墨Ｏ となり、１１大なピット数となってしまう。従ってこの
フレームメモリ１に＠４にビットＲＡＭ （ランダム・
アクセス・メモリ）で構成する場合は、このＲＡＭがｓ
Ｏ個は必要となる。このため、従来の遅延回路は、ムＤ
変換器及びＤム変換器が高価であるうえに％フレームメ
モリが多くのＲＡＭ ｔ−必要として高価となるため、
遅延回路全体としては極めて高価で、また形状も大型で
あるという欠点があった。
他方、一般的に知られている１Ｈ遅延素子（ただしＨは
水平走査期間）は−次元シリアル遅延素子であり、これ
で１フレ一ム期間の遅延時間をもつ遅凰回路を構成した
場合は、ＳＲ遅延素子なｓ２ｓ個縦続接続して、これに
信号電荷をシリアルに移動させる必要があるため一゛転
送回数が多くそ１１ のため出力信号が劣化してしまうという欠点があった。
水平走査期間）は−次元シリアル遅延素子であり、これ
で１フレ一ム期間の遅延時間をもつ遅凰回路を構成した
場合は、ＳＲ遅延素子なｓ２ｓ個縦続接続して、これに
信号電荷をシリアルに移動させる必要があるため一゛転
送回数が多くそ１１ のため出力信号が劣化してしまうという欠点があった。
本発明は上記の一欠点を除去したものであり、以下図面
と共にその一実施例について説明する。
と共にその一実施例について説明する。
１１１図は本発明になる半導体遅延素子を用いた遅延回
路の一実施例のブロック系統図を示す。同図中、１は半
導体遅延素子で、転送ｓ２１〜２ｎ（ただし、ｎは任意
の正の整数）、直列入力並列出力皺の入力シフトレジス
タ３及び並列入力直列出力製の出力シフトレジスタ４と
より構成されており、入力シフトレジスタ３により直並
列変換された入力端子Ｓよりの入力映像信号が、後記す
る如くクロツク２ノミルス発生器・よりの垂直方向転送
用クロックパルスにより転送部２１〜２ｏを転送されて
出力シフトレジスタ４に供給され、ここで着直列変換さ
れて出力される。上記の入力シフトレジスタ３の入力開
始時点より同じ１フイールドの映像信号が出力シフトレ
ジスタ４から出力されるまでの期間が１フレ一ム期間（
すなわちｉ秒）で１° 、胃 入力端子ＩＫ入来した複合映像信号はフェーズ・ロック
ド・ループ（ＰＬＩ、 ） Ｆ内の同期信号分離回路ａ
Ｋ供給される一方、入力シフトレジスタ３に供給される
。同期信号分離回路８より取り出された複合同期信号は
、単安定マルチバイブレータＩＫ供給され、ここで等化
パルスが除かれて水平走査周期のパルスに変換された後
位相比較器１０に供給され、ここで台分周器１ｓよりの
水平走査周波数の信号と位相比較される。位相比較器１
０によりその２人力信号の位相差忙応じた位相誤差電圧
が取り出され、低域フィルターＩＫより不要周波数成分
が除去された後、電圧制御発振器（ＶａＯ）％１に制御
電圧として印加され、その出力発振局波数を可変制御す
る。Ｔｏｏ １２の出力発振周波数の中心周波数は４
ｆｓ、であり、■分周器１ｓｔ通して位相比較器１＠＆
Ｃ供給される。これにより。
路の一実施例のブロック系統図を示す。同図中、１は半
導体遅延素子で、転送ｓ２１〜２ｎ（ただし、ｎは任意
の正の整数）、直列入力並列出力皺の入力シフトレジス
タ３及び並列入力直列出力製の出力シフトレジスタ４と
より構成されており、入力シフトレジスタ３により直並
列変換された入力端子Ｓよりの入力映像信号が、後記す
る如くクロツク２ノミルス発生器・よりの垂直方向転送
用クロックパルスにより転送部２１〜２ｏを転送されて
出力シフトレジスタ４に供給され、ここで着直列変換さ
れて出力される。上記の入力シフトレジスタ３の入力開
始時点より同じ１フイールドの映像信号が出力シフトレ
ジスタ４から出力されるまでの期間が１フレ一ム期間（
すなわちｉ秒）で１° 、胃 入力端子ＩＫ入来した複合映像信号はフェーズ・ロック
ド・ループ（ＰＬＩ、 ） Ｆ内の同期信号分離回路ａ
Ｋ供給される一方、入力シフトレジスタ３に供給される
。同期信号分離回路８より取り出された複合同期信号は
、単安定マルチバイブレータＩＫ供給され、ここで等化
パルスが除かれて水平走査周期のパルスに変換された後
位相比較器１０に供給され、ここで台分周器１ｓよりの
水平走査周波数の信号と位相比較される。位相比較器１
０によりその２人力信号の位相差忙応じた位相誤差電圧
が取り出され、低域フィルターＩＫより不要周波数成分
が除去された後、電圧制御発振器（ＶａＯ）％１に制御
電圧として印加され、その出力発振局波数を可変制御す
る。Ｔｏｏ １２の出力発振周波数の中心周波数は４
ｆｓ、であり、■分周器１ｓｔ通して位相比較器１＠＆
Ｃ供給される。これにより。
位相比較器１０→低域フイルター１→Ｔｏｏ ％ ｌ→
■分周器％３→位相比較器％Ｏの一巡のループが位相比
較器１・での位相誤差が無くなるように動作し、その結
果、 ＶａＯ％宜の出力発振周波数は入力複合映像信号
の水平同期信号に位相同期して敞り出される。従って、
入力複合映像信号がＶＴＲの再生信号であって時間軸変
動成分を有しているよ５な場合には、ｖｏｏ ｔ ｓの
出力信号はそれと同じ時間軸変動成分を有する。
■分周器％３→位相比較器％Ｏの一巡のループが位相比
較器１・での位相誤差が無くなるように動作し、その結
果、 ＶａＯ％宜の出力発振周波数は入力複合映像信号
の水平同期信号に位相同期して敞り出される。従って、
入力複合映像信号がＶＴＲの再生信号であって時間軸変
動成分を有しているよ５な場合には、ｖｏｏ ｔ ｓの
出力信号はそれと同じ時間軸変動成分を有する。
ｖＯＯ％！の出力信号はクロックパルス殆生暢・に供給
され、ここで上記時間軸変動成分に追従した水平方向及
び垂直方向の転送用クロックパルスに夫々変換された後
、半導体遅延素子鵞へ供給される。この半導体遅延素子
１は例えば第２図に示す如きセル構成とされている。同
図中、菖１図と同一構成部分には同一符号を付しである
・第２図において、ＩＪｌで示す行のセルはａｌ、 ｏ
２．・・・・・・・・・０４゜６９４０７．０４゜８で
示す４１個のセルより構成されており、同様ＫＬ茸＠
ＬＢ ＠・・・・・・ｔ Ｉ＋ａｓｏ ＃Ｌ４Ｂ１ ｍ
Ｋ’４５ｍの各行には夫々４０８個のセルが配列され
ている。すなわち、半導体遅延素子１は水平方向に４０
−個、垂直方向Ｋ ４５２個のセルがマトリ、クス状に
配列構成されている（所ｎ友次元配置）。
され、ここで上記時間軸変動成分に追従した水平方向及
び垂直方向の転送用クロックパルスに夫々変換された後
、半導体遅延素子鵞へ供給される。この半導体遅延素子
１は例えば第２図に示す如きセル構成とされている。同
図中、菖１図と同一構成部分には同一符号を付しである
・第２図において、ＩＪｌで示す行のセルはａｌ、 ｏ
２．・・・・・・・・・０４゜６９４０７．０４゜８で
示す４１個のセルより構成されており、同様ＫＬ茸＠
ＬＢ ＠・・・・・・ｔ Ｉ＋ａｓｏ ＃Ｌ４Ｂ１ ｍ
Ｋ’４５ｍの各行には夫々４０８個のセルが配列され
ている。すなわち、半導体遅延素子１は水平方向に４０
−個、垂直方向Ｋ ４５２個のセルがマトリ、クス状に
配列構成されている（所ｎ友次元配置）。
またＬｌで示す行の４０８個のセルは入力シフトレジス
ターを構成し【おり、ｌＩ４１１１で示す行の４０ａ個
のセルは出力シフトレジスタ４を構成しており、残りの
セルが転送部２１〜２ｎ （ここではｏ＝４０８）を構
成している。更にこれらのセルはチャージ・カップルド
・デバイス（ＣＯＤ） Ｋより構成されている。また爽
に入出力信号の向きが逆方向とならないように、左右逆
方向に入出力端子が半導体遅延素子％に設けられている
。
ターを構成し【おり、ｌＩ４１１１で示す行の４０ａ個
のセルは出力シフトレジスタ４を構成しており、残りの
セルが転送部２１〜２ｎ （ここではｏ＝４０８）を構
成している。更にこれらのセルはチャージ・カップルド
・デバイス（ＣＯＤ） Ｋより構成されている。また爽
に入出力信号の向きが逆方向とならないように、左右逆
方向に入出力端子が半導体遅延素子％に設けられている
。
いま、入力端子ＳＫ入来した複合映像信号が一例として
第３図（Ａｌ及び第４図（Ａ） Ｋ示す如き波形である
ものとすると、入力シフトレジスタ８には電荷注入部で
サンプリングされる結果、第３図（Ｂ）及び８１４図（
Ｂ） Ｋ夫々示す如きサンプリング波形で記憶される。
第３図（Ａｌ及び第４図（Ａ） Ｋ示す如き波形である
ものとすると、入力シフトレジスタ８には電荷注入部で
サンプリングされる結果、第３図（Ｂ）及び８１４図（
Ｂ） Ｋ夫々示す如きサンプリング波形で記憶される。
なお、第３図（ム） Ｉ （Ｂ）は複合映像信号の任意
の１水平走査期間の波形で、同図（ム）中、Ｈ８゜、
ＨａＲは水平同期信号、ＯＢｌ、 ＯＢ、はカラーバー
スト信号を示す。また第４図（Ａ）は複合映像信号の垂
直走査期間単位で図示した信号波形であり、また同図（
Ｂ）には１垂直走査期間のうち垂°直帰線消去期間を除
いた期間（Ｔｖｏ又は、’Ｔｖｚ ）の各水平走査□゛
１１： 期間のサンプリング信号波形なり１〜Ｖａ で示しで
ある。
の１水平走査期間の波形で、同図（ム）中、Ｈ８゜、
ＨａＲは水平同期信号、ＯＢｌ、 ＯＢ、はカラーバー
スト信号を示す。また第４図（Ａ）は複合映像信号の垂
直走査期間単位で図示した信号波形であり、また同図（
Ｂ）には１垂直走査期間のうち垂°直帰線消去期間を除
いた期間（Ｔｖｏ又は、’Ｔｖｚ ）の各水平走査□゛
１１： 期間のサンプリング信号波形なり１〜Ｖａ で示しで
ある。
ここで、第３図（ム）Ｋ示す複合映像信号の映像期間Ｔ
Ｈｏの信号波形４４ｇｌ１１個所でサンプリングし、サ
ンプリングされた信号夫々に同図（Ｂ）Ｋ Ｈｔ ｓ
”ｈ、・・・・・・ｇ ＨｇＩ２ ｍ Ｈ４０１１で示
す如く記号をつけると。
Ｈｏの信号波形４４ｇｌ１１個所でサンプリングし、サ
ンプリングされた信号夫々に同図（Ｂ）Ｋ Ｈｔ ｓ
”ｈ、・・・・・・ｇ ＨｇＩ２ ｍ Ｈ４０１１で示
す如く記号をつけると。
これらのサンプリング信号Ｈ１ｅ町、・・・・・・、Ｈ
Ｏ７、ＨＯ８は第宜図ＫＩｎで示す行のセル、すなわち
入力シフトレジスタ３の各セル’１ ｓ Ｃ２ｍ・・・
・・・。
Ｏ７、ＨＯ８は第宜図ＫＩｎで示す行のセル、すなわち
入力シフトレジスタ３の各セル’１ ｓ Ｃ２ｍ・・・
・・・。
’４０７ ｓ ’＠ＩＩ Ｋ夫々記憶される。すなわち
、纂３図（ム）に示す映倫期間Ｔｌ１ｏにおいては、同
図（Ｂ） Ｋ示すサンプリングされた信号Ｈ，、Ｈ，、
・・・・・・＊ ｌ’＆ｌＦ ｅＨ４０＠が入カシ、フ
トレジスタ３の各セルなりロックパルス発生器１よりの
水平方向転送用クロックパルス忙より順次転送されてい
き、同図（ム）＆Ｃ示す次の水平帰一消去期間ＴＨｔに
おいては水平方向転送用クロ、ツクパルスが発生出力さ
れず、信号は転送されずに第宜図に示す入力シフトレジ
スタ島の各セル’１ ＊ Ｃ＊ン・・・・・・＊ ＯＣ
＊ ’鎮に夫々保持される。このとき信□；、号Ｈ１が
セル０４Ｄｌｌｋ、信号Ｈ１がセｋ ＯＨ７ｉｃ＆以下
＾＠Ｋｌ、テ信号１１＠ｙが＊ Ｊｌ／ ＯＨ。
、纂３図（ム）に示す映倫期間Ｔｌ１ｏにおいては、同
図（Ｂ） Ｋ示すサンプリングされた信号Ｈ，、Ｈ，、
・・・・・・＊ ｌ’＆ｌＦ ｅＨ４０＠が入カシ、フ
トレジスタ３の各セルなりロックパルス発生器１よりの
水平方向転送用クロックパルス忙より順次転送されてい
き、同図（ム）＆Ｃ示す次の水平帰一消去期間ＴＨｔに
おいては水平方向転送用クロ、ツクパルスが発生出力さ
れず、信号は転送されずに第宜図に示す入力シフトレジ
スタ島の各セル’１ ＊ Ｃ＊ン・・・・・・＊ ＯＣ
＊ ’鎮に夫々保持される。このとき信□；、号Ｈ１が
セル０４Ｄｌｌｋ、信号Ｈ１がセｋ ＯＨ７ｉｃ＆以下
＾＠Ｋｌ、テ信号１１＠ｙが＊ Ｊｌ／ ＯＨ。
信号１１４ｏｓがセル１０１に夫々記憶保持され、この
状態で最初の１水平走査期間分の転送が終了する。
状態で最初の１水平走査期間分の転送が終了する。
更に％上記期間Ｔｕｔの関にクロックパルス発生器−よ
りの垂直方向転送用クロックパルスにより、入カシ７ト
レジスタ３の各セルに保持されている信号Ｈ１〜１１−
の電荷が１ｉ＆２図に実麿の矢印で示す如く転送部２１
〜２＠、 ｆ）Ｌｌ、で示す行の計４０１１個のセルに
転送される。これを繰り返すことにより信号電荷の転送
が垂直方向へ進んでいく。
りの垂直方向転送用クロックパルスにより、入カシ７ト
レジスタ３の各セルに保持されている信号Ｈ１〜１１−
の電荷が１ｉ＆２図に実麿の矢印で示す如く転送部２１
〜２＠、 ｆ）Ｌｌ、で示す行の計４０１１個のセルに
転送される。これを繰り返すことにより信号電荷の転送
が垂直方向へ進んでいく。
また第４図（ム）Ｋ Ｔｖ１＃ ＴＶＭで示す複合映像
信号の画直帰線消去期関においては信号電荷の垂直方向
の転送は行なわれずｂ ”１０ ｅ ’ｒｖ２で示す期
間内で垂直方向の転送が行なわれる。このようにして、
＠ ４ 図（Ｂ）Ｋ ｖｌ ｅ ｖｌ ｅ
ｖｈ ｅ ””” ｓ ｖ４５０ ＃ ｖ４
５１ ｅ ｖ４１＄２で示す各水平走査期量分の信
号は第２図のＬ４ｓ２で示す行のセル、すなわち出力シ
フトレジスタ４の各セルとｓ ”４６１ ｅ Ｌ４５０
ｍ’・・−・’ｍ ＬＭ ｅ Ｌｌ ＊ Ｌｌ で
示す行のセルに夫々保持される。１水平走査期間分の信
号ｖ１は出力シフトレジスタ４から映倫期間内に水平方
向転送用クロックパルス忙より順次に直列的に出力され
る。以下、上記と同様にして信号ｖ２ ａ ｖｌ ｍ・
・・・・・、Ｖ祷、Ｖ鋳１．■纜 が順次に出力シフト
レジスタ４に転送された後直列的に出カシフトレジスＪ
４より第１図に示すプロセス回路１４へ出力される。
信号の画直帰線消去期関においては信号電荷の垂直方向
の転送は行なわれずｂ ”１０ ｅ ’ｒｖ２で示す期
間内で垂直方向の転送が行なわれる。このようにして、
＠ ４ 図（Ｂ）Ｋ ｖｌ ｅ ｖｌ ｅ
ｖｈ ｅ ””” ｓ ｖ４５０ ＃ ｖ４
５１ ｅ ｖ４１＄２で示す各水平走査期量分の信
号は第２図のＬ４ｓ２で示す行のセル、すなわち出力シ
フトレジスタ４の各セルとｓ ”４６１ ｅ Ｌ４５０
ｍ’・・−・’ｍ ＬＭ ｅ Ｌｌ ＊ Ｌｌ で
示す行のセルに夫々保持される。１水平走査期間分の信
号ｖ１は出力シフトレジスタ４から映倫期間内に水平方
向転送用クロックパルス忙より順次に直列的に出力され
る。以下、上記と同様にして信号ｖ２ ａ ｖｌ ｍ・
・・・・・、Ｖ祷、Ｖ鋳１．■纜 が順次に出力シフト
レジスタ４に転送された後直列的に出カシフトレジスＪ
４より第１図に示すプロセス回路１４へ出力される。
上記の信号ｖ１が入力シフトレジスタ３に入力された後
、信号Ｖａが出方シフトレジスタ４から出力されるまで
忙要する時間は、１１４図（ム）に示す’ｌ’ｖｏ１〜
Ｔｖ、までの１フレ一ム期間（すなわち−秒）であり、
より【半導体遅延素子ＩＫより１フレ一ム期間の連通が
行なわれたことｋなる。
、信号Ｖａが出方シフトレジスタ４から出力されるまで
忙要する時間は、１１４図（ム）に示す’ｌ’ｖｏ１〜
Ｔｖ、までの１フレ一ム期間（すなわち−秒）であり、
より【半導体遅延素子ＩＫより１フレ一ム期間の連通が
行なわれたことｋなる。
ここで、水、平方同転送用り闘ツクパルス鳩波数を７．
１１ Ｍｌ、とすると、ＩＩ［ｖｌ（ム）Ｋ示す期間”
ＢＯ＊ＴＨ１は１水平走査期間が・＆レ−であることか
ら”ＨＯ冨４ （ＩＩ Ｘ ｒ、ｔ ＠×、 、 ａ
暑ｌ…ＸＩＯ’（ａ）ＴＨｚ ＝ Ｉｌｌ！！ −
１ｔ＠Ｉ＝−１ｓ２ （Ａｌｌ）となる。また第４図（
Ａ）Ｋ示す期間’ｒｖｏＩ ｒ、、 ＠ ’ｌ’ｖｘ
＃ ’ｒｖ、はｌｌｋ直走直走開期間１１ｍ５である
ことから Ｔｗｏ Ｗ Ｔｖｌ ｇｇ ２２＠ Ｘ＠１８ ｘ Ｓ
４Ｈ（ｍｓ）Ｔｖｌ ＝ Ｔｖｓ ＝ １１１−
１４Ｓｉ ｍｓ ｕｓ （ｍｓ）となる。出力シ
フトレジスタ４より１フレ一ム期間遅延されて取り出さ
れた映像信号はプロセス回路１４により水平、垂直の各
同期信号、カラーバースト信号、ｒａ直帰縁消去期間等
が付加されて入力端子Ｓの入力複合映像信号と同じ標準
方式の複合映倫信号とされて出力端子１ｓへ出力される
。
１１ Ｍｌ、とすると、ＩＩ［ｖｌ（ム）Ｋ示す期間”
ＢＯ＊ＴＨ１は１水平走査期間が・＆レ−であることか
ら”ＨＯ冨４ （ＩＩ Ｘ ｒ、ｔ ＠×、 、 ａ
暑ｌ…ＸＩＯ’（ａ）ＴＨｚ ＝ Ｉｌｌ！！ −
１ｔ＠Ｉ＝−１ｓ２ （Ａｌｌ）となる。また第４図（
Ａ）Ｋ示す期間’ｒｖｏＩ ｒ、、 ＠ ’ｌ’ｖｘ
＃ ’ｒｖ、はｌｌｋ直走直走開期間１１ｍ５である
ことから Ｔｗｏ Ｗ Ｔｖｌ ｇｇ ２２＠ Ｘ＠１８ ｘ Ｓ
４Ｈ（ｍｓ）Ｔｖｌ ＝ Ｔｖｓ ＝ １１１−
１４Ｓｉ ｍｓ ｕｓ （ｍｓ）となる。出力シ
フトレジスタ４より１フレ一ム期間遅延されて取り出さ
れた映像信号はプロセス回路１４により水平、垂直の各
同期信号、カラーバースト信号、ｒａ直帰縁消去期間等
が付加されて入力端子Ｓの入力複合映像信号と同じ標準
方式の複合映倫信号とされて出力端子１ｓへ出力される
。
なお、１フイールド遅延時間を得る場合には垂直方向転
送用クロックパルス周波数を上記の場合よりも高くして
ｓ Ｔｖ、の期間内で入力信号を転送して出力シフトレ
ジスタ４より出力する。
送用クロックパルス周波数を上記の場合よりも高くして
ｓ Ｔｖ、の期間内で入力信号を転送して出力シフトレ
ジスタ４より出力する。
本実施例によれば、ＡＤ変換器及びＤＡ変換器を必要と
せず、入力複合映像信号をアナログ信号のままで１フレ
一ム期間（又は１フイ一ルド期間）遅延することができ
、しかも半導体遅延素子１のセルの数がフレームメモリ
に比し少ないので、極めて安価かつ小型に遅延回路を構
成することが８１１、・ できる。また信号電荷は並列に、、８−送されるので、
転送回数も少なくて済み、そのため信号の劣化も従来回
路に比し少なくて済む。
せず、入力複合映像信号をアナログ信号のままで１フレ
一ム期間（又は１フイ一ルド期間）遅延することができ
、しかも半導体遅延素子１のセルの数がフレームメモリ
に比し少ないので、極めて安価かつ小型に遅延回路を構
成することが８１１、・ できる。また信号電荷は並列に、、８−送されるので、
転送回数も少なくて済み、そのため信号の劣化も従来回
路に比し少なくて済む。
なお、半導体素子としてはｃａｎ以外の他の電荷転送素
子を用いても原理的に構成できる。
子を用いても原理的に構成できる。
上述の如く、本発明になる半導体遅延素子を用いた遅延
回路は、入力複合映像信号の同期信号と位相同期したク
ロックパルスを発生するクロックパルス発生器と、この
りＵツクパルス発生器よりのシフト用クロックパルスに
よりシフト動作を行なう入力アナログシフトレジスタに
上記入力複合映像信号が供給され、その入力アナログシ
フトレジスタの出力信号を転送部へ供給しこれな／ロッ
クパルス発生器よりのクセツクパルスにより転送して一
定期間１１に出力アナログシフトレジスタへ供給する半
導体、遅延素子とよりなり、出力アナログシフトレジス
タより１フレーム又は１フイールド遅延された映像信号
な取り出すよう構成したため、従来のフレームメモリ ！Ｊ）ｔｌ−使用したｌ／ｉニー回路に比し、ＡＤ変換
器及びＤ□、、□―”−５え、２□０ケい。っ。
回路は、入力複合映像信号の同期信号と位相同期したク
ロックパルスを発生するクロックパルス発生器と、この
りＵツクパルス発生器よりのシフト用クロックパルスに
よりシフト動作を行なう入力アナログシフトレジスタに
上記入力複合映像信号が供給され、その入力アナログシ
フトレジスタの出力信号を転送部へ供給しこれな／ロッ
クパルス発生器よりのクセツクパルスにより転送して一
定期間１１に出力アナログシフトレジスタへ供給する半
導体、遅延素子とよりなり、出力アナログシフトレジス
タより１フレーム又は１フイールド遅延された映像信号
な取り出すよう構成したため、従来のフレームメモリ ！Ｊ）ｔｌ−使用したｌ／ｉニー回路に比し、ＡＤ変換
器及びＤ□、、□―”−５え、２□０ケい。っ。
極めて安価にしか；小１ｉｌＫ構成することができ、ま
た入力アナログシフトレジスタは直列入力並列出力灘シ
フトレジスタで、出力アナログシフトレジスタは並列入
力直列出力型シフトレジスタとしたため、転送部を並列
に信号電荷が転送されるので転送による信号の劣化な少
なくすることができる等の特長を有するものである。
た入力アナログシフトレジスタは直列入力並列出力灘シ
フトレジスタで、出力アナログシフトレジスタは並列入
力直列出力型シフトレジスタとしたため、転送部を並列
に信号電荷が転送されるので転送による信号の劣化な少
なくすることができる等の特長を有するものである。
８８１図は本発明の一実施例を示すブロック系統園、馬
２図は第１図中の半導体遅延素子の一実施例を示す構成
図、第３図（ム） ＠ （Ｂ）及び第４図（Ａ） Ｉ
（Ｂ）は夫々第１図及び第２図の動作説明用信号波形図
である。 １・・・半導体遅延素子、２１〜２ｒ１・・・転送部、
Ｓ・・・入力シフトレジスタ、４・・・出力シフトレジ
スタ。 ｉ・・・複合映偉信号人力熾子、１・・・クロックパル
ス発生器、１・・・フェーズ・ロックド・ループ（ＰＬ
す、１２・・・電圧制御発振器（ＶａＯ）、１４・・・
プロセス回路、１！・・・遅延複合映像信号出力端子。 手続補正書 昭和５８年２月１６日 １、事件の表示 昭和５７年特 許 願第 １６６４９ 号２発明の名称 半導体遅延素子を用いた遅延回路 ＆補正をする者 特 許 出願人 住 所 ＠２２１ 神奈川県横浜市神奈用区守屋町
３丁目１２番地名称 （４３２） 日本ビクター株式
会社代表者 取締役社長 宍 道 −部 本代理′人 ６、補正の対象 明細書の発明の詳細な説明の＃ｌＩゆ ２補正の内容 明細書中、第１０頁第５行の「信号ｖ４１２が」を削除
する。
２図は第１図中の半導体遅延素子の一実施例を示す構成
図、第３図（ム） ＠ （Ｂ）及び第４図（Ａ） Ｉ
（Ｂ）は夫々第１図及び第２図の動作説明用信号波形図
である。 １・・・半導体遅延素子、２１〜２ｒ１・・・転送部、
Ｓ・・・入力シフトレジスタ、４・・・出力シフトレジ
スタ。 ｉ・・・複合映偉信号人力熾子、１・・・クロックパル
ス発生器、１・・・フェーズ・ロックド・ループ（ＰＬ
す、１２・・・電圧制御発振器（ＶａＯ）、１４・・・
プロセス回路、１！・・・遅延複合映像信号出力端子。 手続補正書 昭和５８年２月１６日 １、事件の表示 昭和５７年特 許 願第 １６６４９ 号２発明の名称 半導体遅延素子を用いた遅延回路 ＆補正をする者 特 許 出願人 住 所 ＠２２１ 神奈川県横浜市神奈用区守屋町
３丁目１２番地名称 （４３２） 日本ビクター株式
会社代表者 取締役社長 宍 道 −部 本代理′人 ６、補正の対象 明細書の発明の詳細な説明の＃ｌＩゆ ２補正の内容 明細書中、第１０頁第５行の「信号ｖ４１２が」を削除
する。
Claims (1)
- 【特許請求の範囲】 １、 入力複合映像信号の同期信号と位相同期したクロ
ックパルスを発生するクロックパルス発生器と、該クロ
ックパルス発生器よりのシフト用り四ツクパルスにより
シフト動作を行なう入力アナジグシフトレジスタに該入
力複合映像信号が供給され、骸入力アナログシフトレジ
スタの出力信号を転送部へ供給しこれを該クロックパル
ス発生器よりのクロックパルスにより転送して一定期間
後に出力アナログシフトレジスタへ供給する半導体遅延
素子とよりなり、該出力アナログシフトレジスタより１
フレーム又は１フイールド遅延された映像信号を取り出
すよう構成したことｔｌ−特徴とする半導体遅延素子を
用いた遅延回路。 ｔ 該入力アナログシフトレジスタは直列入力並列出力
型シフトレジスタで、該出力アナログシフトレジスタは
並列入力直列出力製シフトレジスタであることを特徴と
する特許請求の範囲第％項記載の半導体遅延素子を用い
た遅延回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016649A JPS58134524A (ja) | 1982-02-04 | 1982-02-04 | 半導体遅延素子を用いた遅延回路 |
| FR8301691A FR2520910B1 (fr) | 1982-02-04 | 1983-02-03 | Dispositif a memoire video |
| DE19833303710 DE3303710A1 (de) | 1982-02-04 | 1983-02-04 | Videospeichergeraet |
| US06/463,934 US4536795A (en) | 1982-02-04 | 1983-02-04 | Video memory device |
| GB08303116A GB2117205B (en) | 1982-02-04 | 1983-02-04 | Video memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57016649A JPS58134524A (ja) | 1982-02-04 | 1982-02-04 | 半導体遅延素子を用いた遅延回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58134524A true JPS58134524A (ja) | 1983-08-10 |
Family
ID=11922192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57016649A Pending JPS58134524A (ja) | 1982-02-04 | 1982-02-04 | 半導体遅延素子を用いた遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58134524A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6090925U (ja) * | 1983-11-26 | 1985-06-21 | 日本ビクター株式会社 | くし形フイルタ |
| EP0153861A2 (en) * | 1984-02-29 | 1985-09-04 | Victor Company Of Japan, Limited | Video signal delay circuit |
| JPS6123483A (ja) * | 1984-07-11 | 1986-01-31 | Victor Co Of Japan Ltd | 映像信号遅延装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5426453A (en) * | 1977-07-29 | 1979-02-28 | Nippon Electric Co | Method of making temperature fuse |
| JPS5494844A (en) * | 1977-12-30 | 1979-07-26 | Ibm | Twoophase interlace type seriessparallellseries memory |
-
1982
- 1982-02-04 JP JP57016649A patent/JPS58134524A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5426453A (en) * | 1977-07-29 | 1979-02-28 | Nippon Electric Co | Method of making temperature fuse |
| JPS5494844A (en) * | 1977-12-30 | 1979-07-26 | Ibm | Twoophase interlace type seriessparallellseries memory |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6090925U (ja) * | 1983-11-26 | 1985-06-21 | 日本ビクター株式会社 | くし形フイルタ |
| EP0153861A2 (en) * | 1984-02-29 | 1985-09-04 | Victor Company Of Japan, Limited | Video signal delay circuit |
| JPS6123483A (ja) * | 1984-07-11 | 1986-01-31 | Victor Co Of Japan Ltd | 映像信号遅延装置 |
| JPH0337789B2 (ja) * | 1984-07-11 | 1991-06-06 | Victor Company Of Japan |
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