JP3662997B2 - デジタルエンコーダとフレームバッファー間の映像制御信号出力装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はデジタルエンコーダとフレーム間の映像制御信号出力装置に関し、より詳しくは、デジタル映像信号処理器において、フレームバッファーに貯蔵されている映像データをデジタルエンコーダに出力させて映像出力装置であるＴＶまたはモニターの信号規格に適合する信号を具現するための映像制御信号を出力するデジタルエンコーダとフレームバッファー間の映像制御信号出力装置に関する。
【０００２】
【従来の技術】
一般的に、デジタル映像信号処理器において、デジタル映像データをＴＶまたはモニターに再現させるため、デジタルエンコーダが使用される。このデジタルエンコーダは、入力されるデジタル映像信号をＴＶまたはモニターの信号規格に適合するデジタル輝度信号、色信号に変換させてデジタル／アナログコンバータと信号回路に出力する。
【０００３】
デジタルエンコーダから出力される信号はデジタル／アナログコンバータと信号組合回路に入力され、ＴＶまたはモニターの信号規格に適合する信号に処理されて出力されることにより、元の映像に再現される。
【０００４】
図１は一般的な映像信号の処理系統図を示す構成ブロック図である。
【０００５】
図１において、フレームメモリ(10)に貯蔵されているデジタル映像データがデジタルエンコーダ(30)に入力されるためには、印加されるビデオ同期信号に同期されるべきであるが、一般的に使用されるデジタルエンコーダ(30)から出力される信号は、フレームメモリ(10)を制御するには同期が合わない信号であるフィールド信号及び垂直ブランク信号の形である。
【０００６】
従って、フレームメモリ(10)に貯蔵されている映像データをデジタルエンコーダ(30)に入力するためには、別途の制御信号変換部を利用してデジタルエンコーダ(30)から出力される信号をフレームメモリ(10)に要求される信号に合うように変換させて発生しなければならない。
【０００７】
従来は、この信号を発生させるため、図２に図示されているように、マルチバイブレータを含む信号変換部(20)を使用している。
【０００８】
即ち、この信号変換部(20)は、デジタルエンコーダ(30)から出力される制御信号により発振する第１単安定マルチバイブレータ(21)と、第２単安定マルチバイブレータ(22)とからなる。
【０００９】
デジタルエンコーダ(30)がフレームメモリ(10)に貯蔵されている映像データを１フィールド間読むための信号(F2)を出力すると、出力される信号により第１単安定マルチバイブレータ(21)が外部に装着された抵抗とコンデンサーにより充電・放電の時間を調整して、図３に示すように水平駆動信号の３HSYNC期間を遅延させて出力する。
【００１０】
ここで出力された信号は、第２単安定マルチバイブレータ(22)を通じて、再び抵抗とコンデンサーの時定数により調節されて出力される。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来のデジタルエンコーダとフレームバッファー間の映像データ交換をするための制御信号出力装置は、抵抗とコンデンサーの時定数調節により発振周波数を可変させることにより、抵抗及びコンデンサー部品の特性上温度変化により充電・放電時間が変換する。
【００１２】
従って、抵抗とコンデンサーの温度変化により出力される制御信号の周波数が変化して正確な制御ができない問題が発生する。
【００１３】
また、抵抗とコンデンサーは部品間の偏差により生産される個々のセットごと抵抗またはコンデンサーを調整する作業が必要となる欠点がある。
【００１４】
従って、前記のような従来の問題点を解決するため、本発明の目的は、デジタルエンコーダから出力される制御信号を水平駆動信号に同期させて出力することにより、位相差または温度変化による誤差発生と部品間の偏差による調整作業をすることなく、正確な制御信号を出力してフレームメモリに貯蔵されている映像データの入出力を制御できるデジタルエンコーダとフレームバッファー間の映像制御信号出力装置を提供することにある。
【００１５】
【課題を解決するための手段】
前記の目的を達成するための手段として、本発明の構成は、
フレームメモリに貯蔵された映像データを使用するためのフィールド信号、垂直駆動信号、及び水平駆動信号を出力するデジタルエンコーダを含むデジタル映像処理システムにおいて、
デジタルエンコーダから出力されるフィールド信号を印加される水平駆動信号の同期により処理して出力するフィールド信号処理手段と、
デジタルエンコーダから出力される垂直駆動信号を水平駆動信号の同期により処理してそれに該当する垂直ブランク信号を出力する垂直ブランク信号出力手段とからなる。
【００１６】
【発明の実施の形態】
以下、前記の構成による本発明を容易に実施できる本発明の好適な実施の形態を添付した図面を参照にして詳細に説明する。
【００１７】
図４は本発明の実施の形態によるデジタルエンコーダから出力される制御信号の波形図であり、図５は本発明の実施の形態によるデジタルエンコーダとフレームバッファー間の映像制御信号出力装置の構成図であり、図６は本発明の実施の形態による映像制御信号出力装置から出力される制御信号の波形図である。
【００１８】
図５に図示されているように、本発明の実施の形態によるデジタルエンコーダとフレームバッファー間の映像制御信号出力装置の構成は、デジタルエンコーダ(30)から出力されるフィールド信号(F2)を同期信号に合うように処理して出力するフィールド信号処理部(24)と、デジタルエンコーダ(30)から出力される垂直駆動信号を同期信号に合うように処理して垂直ブランク信号を出力する垂直ブランク信号出力部(25)とからなる。
【００１９】
フィールド信号処理部(24)は、デジタルエンコーダ(30)から出力される水平駆動信号(AV)を反転させて出力する第１反転器(211) と、該第１反転器(211) で反転出力されてクロック端子(CLK) に入力される水平駆動信号をカウンティングして、デジタルエンコーダ(30)から出力されるフィールド信号(F2)を一定時間遅延させて出力する第１カウンター(213) とからなる。
【００２０】
垂直ブランク信号出力部(25)は、デジタルエンコーダ(30)から出力される垂直駆動信号(VD)を反転させて出力する第２反転器(212) と、入力端子(DATA)に入力されるカウンタの設定値によりクロック端子(CLK) に入力される水平駆動信号(AV)をカウンティングして、第２反転器(212) で反転出力されてロード端子(LOAD)に入力される信号を水平駆動信号により変化させる第２カウンタ(214) と、クリア端子(CLR) が前記第２カウンタ(214) の出力段(OUT) に連結され、クロック端子(CLK) に入力される垂直駆動信号(VD)により駆動されて垂直ブランク信号(MVBLK) を出力するＤフリップフロップ(215) とからなる。
【００２１】
この構成による、本発明の実施の形態によるデジタルエンコーダとフレームバッファー間の映像制御信号出力装置の作用は次のようである。
【００２２】
デジタル映像処理システムにおいて、映像信号をＴＶまたはモニターの信号規格に合うデジタル輝度信号及び色信号を分離して出力するデジタルエンコーダ(30)が、フレームメモリ(10)、即ち、１フレームに該当する映像データである輝度信号と色差信号をフレーム当りに貯蔵しているメモリ(10)に、映像データを出力するための信号を出力する。
【００２３】
デジタルエンコーダ(30)から出力された走査しようとするフィールドが奇数フィールドであるか偶数であるかを区分するためのフィールド信号(F2)と、１フィールドで水平同期の期間の間に有効な映像データを出力させて処理するための水平駆動信号(AV)と、垂直同期の期間の間に有効な映像データを出力させて処理するための垂直駆動信号(VD)とは、他の同期信号、即ち、映像信号を送信する側と受信する側との走査を一致させて正確な画像を再現するための信号と同期を合わせるために、本発明の実施の形態による映像制御信号出力装置に入力されて変換された後、フレームメモリ(10)に出力される。
【００２４】
また、デジタルエンコーダ(30)から出力されるフィールド信号(F2)は、映像制御信号出力装置の第１カウンタ(213) に入力され、デジタルエンコーダ(30)から出力された水平駆動信号(AV)は第１反転器(211) を通じて反転出力された後、第１カウンタ(213) のクロック端子(CLK) に入力される。
【００２５】
本発明の実施の形態による水平同期信号は、信号処理方式において、NTSC方式である場合には15.73MHzであり、PAL 方式である場合には15.625KHz である。
【００２６】
前記した第１カウンタ(213) は、図６に図示されているように、設定されたカウンタ値によりクロック端子(CLK) に入力される反転された水平同期信号をカウンティングして、設定されたカウンティング時点で入力されるフィールド信号(F2)を出力する。
【００２７】
本発明の実施の形態による前記カウンタ値は３であり、図６に図示されているように、前記で水平駆動信号(AV)により３回遅延されたフィールド信号(F2)は第２カウンタ(213) の出力端子(QC)を通じて出力される。
【００２８】
本発明の実施の形態による第１カウンタ(213) はまた、出力端子(QA 〜QF) を備えており、これらの各出力端子(QA 〜QF) により設定されたカウンタ値は異なって構成されているので、同期状態によりたとえばQA出力端子では水平駆動信号により１回遅延された信号が、QB出力端子では２回遅延された信号が、QC出力端子では３回遅延された信号が、QD出力端子では４回遅延された信号が、QE出力端子では５回遅延された信号が出力される。
【００２９】
また、デジタルエンコーダ(30)から出力された水平駆動信号(AV)は第２カウンタ(214) のクロック端子(CLK) に入力され、垂直駆動信号(VD)は第２反転器(212) を通じて反転出力された後、第２カウンタ(214) のロード端子(LOAD)に入力される。
【００３０】
第２カウンタ(214) の入力端子(DATA)には、カウンタの初期値"11"が入力されるように設定される。
【００３１】
第２反転器(212) で反転出力される垂直駆動信号(VD)の論理値がローレベルである場合、入力端子(DATA)に初期値"11"に該当する信号が入力される。
【００３２】
図６に図示されているように、垂直駆動信号(VD)がハイレベル状態で入力されると、第２カウンタ(214) が動作される。
【００３３】
第２カウンタ(214) は、設定された初期値によりクロック端子(CLK) に入力される水平駆動信号(AV)をカウンティングし、設定された値までカウントした時点で出力信号の状態を変化させて出力する。
【００３４】
言い換えれば、ハイレベルの垂直駆動信号(VD)が入力されると、カウンタを11，10，…，2 ，1 ，0 のように減算カウンティングした後、カウンタ値が０になる瞬間に該当するローレベルの信号を出力する。
【００３５】
第２カウンタ(214) の出力信号はＤフリップフロップ(215) のクリア端子(CLR) に入力される。
【００３６】
本発明の実施の形態によるＤフリップフロップ(215) の入力端子(D) には常にハイレベルの信号が入力され、プリセット端子(PR)にもハイレベルの信号が入力される。
【００３７】
クリア端子(CLR) にハイレベルの信号が入力されている間には、入力されるハイレベルの信号が反転出力端子(/Q)を通じて反転されてローレベルの状態にて出力される。
【００３８】
図６に図示されているように、第２カウンタ(214) の出力値がロー状態に出力されてクリア端子(CLR) に入力されると、Ｄフリップフロップ(215) はクリアされてハイレベル状態の信号が出力される。
【００３９】
従って、デジタルエンコーダ(30)から出力される垂直駆動信号(VD)は第２カウンタ(214) とＤフリップフロップ(215) を通じて、有効なデータが存在している期間の間にデータを出力するための垂直ブランク信号(MVBLK) に変換されてフレームメモリ(10)に出力される。
【００４０】
この垂直ブランク信号(MVBLK) の信号幅は第２カウンタ(214) の入力端子(DATA)に入力される初期値により変化される。即ち、入力される垂直駆動信号(AV)のパルス幅と第２カウンタ(214) の設定値によりカウンティングされる水平駆動信号(AV)の合計に該当する部分が垂直ブランクブランク信号(MVBLK) が駆動される期間になる。
【００４１】
映像制御信号出力装置において、フィールド信号がフレームメモリに出力されると、入力されるフィールド信号に該当するフィールド映像データが、垂直ブランク信号が駆動される期間の間にデジタルエンコーダに出力される。
【００４２】
デジタルエンコーダはフレームメモリから出力される映像データを処理して、他の同期信号が合成されて複合映像信号を構成するための色信号と輝度信号に分離して複合映像信号処理部( 図示せず) に出力する。
【００４３】
【発明の効果】
以上のように、本発明の実施の形態による、デジタル映像信号処理システムにおいて、基本的にデジタルエンコーダから出力されるフィールド信号と水平駆動信号と垂直駆動信号とへ同期されて、位相の歪みまたは温度変化によるパルス幅の変化なく、安定された映像制御信号をフレームメモリに出力することにより、同期信号による正確な映像を再現できる。
【００４４】
また、部品の偏差調整をするための作業が不要になるから、デジタルエンコーダとフレームメモリ間の制御信号の同期の合わせが便利であるという効果を持つデジタルエンコーダとフレームメモリ間の映像制御信号出力装置を提供することができる。
【図面の簡単な説明】
【図１】図１は一般的な映像信号処理系統図を示す構成ブロック図である。
【図２】図２は、従来のデジタルエンコーダとフレームバッファー間の映像制御信号出力装置の構成図である。
【図３】図３は、従来のデジタルエンコーダとフレームバッファー間の映像制御信号の出力波形図である。
【図４】図４は、本発明の実施の形態によるデジタルエンコーダから出力される制御信号の波形図である。
【図５】図５は、本発明の実施の形態によるデジタルエンコーダとフレームバッファー間の映像制御信号出力装置の構成図である。
【図６】図６は、本発明の実施の形態による映像制御信号出力装置から出力される制御信号の波形図である。
【符号の説明】
１０：フレームメモリ
２０：制御信号変換部
２４：フィールド信号処理部
２５：垂直ブランク信号出力部
３０：デジタルエンコーダ
２１１：第１反転器
２１２：第２反転器
２１３：第１カウンタ
２１４：第２カウンタ
２１５：Ｄフリップフロップ
ＡＶ：水平駆動信号
ＶＤ：垂直駆動信号
Ｆ２：フィールド信号
ＭＦ２：要求されるフィールド信号
ＭＶＢＬＫ：垂直ブランク信号
【発明の属する技術分野】
本発明はデジタルエンコーダとフレーム間の映像制御信号出力装置に関し、より詳しくは、デジタル映像信号処理器において、フレームバッファーに貯蔵されている映像データをデジタルエンコーダに出力させて映像出力装置であるＴＶまたはモニターの信号規格に適合する信号を具現するための映像制御信号を出力するデジタルエンコーダとフレームバッファー間の映像制御信号出力装置に関する。
【０００２】
【従来の技術】
一般的に、デジタル映像信号処理器において、デジタル映像データをＴＶまたはモニターに再現させるため、デジタルエンコーダが使用される。このデジタルエンコーダは、入力されるデジタル映像信号をＴＶまたはモニターの信号規格に適合するデジタル輝度信号、色信号に変換させてデジタル／アナログコンバータと信号回路に出力する。
【０００３】
デジタルエンコーダから出力される信号はデジタル／アナログコンバータと信号組合回路に入力され、ＴＶまたはモニターの信号規格に適合する信号に処理されて出力されることにより、元の映像に再現される。
【０００４】
図１は一般的な映像信号の処理系統図を示す構成ブロック図である。
【０００５】
図１において、フレームメモリ(10)に貯蔵されているデジタル映像データがデジタルエンコーダ(30)に入力されるためには、印加されるビデオ同期信号に同期されるべきであるが、一般的に使用されるデジタルエンコーダ(30)から出力される信号は、フレームメモリ(10)を制御するには同期が合わない信号であるフィールド信号及び垂直ブランク信号の形である。
【０００６】
従って、フレームメモリ(10)に貯蔵されている映像データをデジタルエンコーダ(30)に入力するためには、別途の制御信号変換部を利用してデジタルエンコーダ(30)から出力される信号をフレームメモリ(10)に要求される信号に合うように変換させて発生しなければならない。
【０００７】
従来は、この信号を発生させるため、図２に図示されているように、マルチバイブレータを含む信号変換部(20)を使用している。
【０００８】
即ち、この信号変換部(20)は、デジタルエンコーダ(30)から出力される制御信号により発振する第１単安定マルチバイブレータ(21)と、第２単安定マルチバイブレータ(22)とからなる。
【０００９】
デジタルエンコーダ(30)がフレームメモリ(10)に貯蔵されている映像データを１フィールド間読むための信号(F2)を出力すると、出力される信号により第１単安定マルチバイブレータ(21)が外部に装着された抵抗とコンデンサーにより充電・放電の時間を調整して、図３に示すように水平駆動信号の３HSYNC期間を遅延させて出力する。
【００１０】
ここで出力された信号は、第２単安定マルチバイブレータ(22)を通じて、再び抵抗とコンデンサーの時定数により調節されて出力される。
【００１１】
【発明が解決しようとする課題】
しかしながら、従来のデジタルエンコーダとフレームバッファー間の映像データ交換をするための制御信号出力装置は、抵抗とコンデンサーの時定数調節により発振周波数を可変させることにより、抵抗及びコンデンサー部品の特性上温度変化により充電・放電時間が変換する。
【００１２】
従って、抵抗とコンデンサーの温度変化により出力される制御信号の周波数が変化して正確な制御ができない問題が発生する。
【００１３】
また、抵抗とコンデンサーは部品間の偏差により生産される個々のセットごと抵抗またはコンデンサーを調整する作業が必要となる欠点がある。
【００１４】
従って、前記のような従来の問題点を解決するため、本発明の目的は、デジタルエンコーダから出力される制御信号を水平駆動信号に同期させて出力することにより、位相差または温度変化による誤差発生と部品間の偏差による調整作業をすることなく、正確な制御信号を出力してフレームメモリに貯蔵されている映像データの入出力を制御できるデジタルエンコーダとフレームバッファー間の映像制御信号出力装置を提供することにある。
【００１５】
【課題を解決するための手段】
前記の目的を達成するための手段として、本発明の構成は、
フレームメモリに貯蔵された映像データを使用するためのフィールド信号、垂直駆動信号、及び水平駆動信号を出力するデジタルエンコーダを含むデジタル映像処理システムにおいて、
デジタルエンコーダから出力されるフィールド信号を印加される水平駆動信号の同期により処理して出力するフィールド信号処理手段と、
デジタルエンコーダから出力される垂直駆動信号を水平駆動信号の同期により処理してそれに該当する垂直ブランク信号を出力する垂直ブランク信号出力手段とからなる。
【００１６】
【発明の実施の形態】
以下、前記の構成による本発明を容易に実施できる本発明の好適な実施の形態を添付した図面を参照にして詳細に説明する。
【００１７】
図４は本発明の実施の形態によるデジタルエンコーダから出力される制御信号の波形図であり、図５は本発明の実施の形態によるデジタルエンコーダとフレームバッファー間の映像制御信号出力装置の構成図であり、図６は本発明の実施の形態による映像制御信号出力装置から出力される制御信号の波形図である。
【００１８】
図５に図示されているように、本発明の実施の形態によるデジタルエンコーダとフレームバッファー間の映像制御信号出力装置の構成は、デジタルエンコーダ(30)から出力されるフィールド信号(F2)を同期信号に合うように処理して出力するフィールド信号処理部(24)と、デジタルエンコーダ(30)から出力される垂直駆動信号を同期信号に合うように処理して垂直ブランク信号を出力する垂直ブランク信号出力部(25)とからなる。
【００１９】
フィールド信号処理部(24)は、デジタルエンコーダ(30)から出力される水平駆動信号(AV)を反転させて出力する第１反転器(211) と、該第１反転器(211) で反転出力されてクロック端子(CLK) に入力される水平駆動信号をカウンティングして、デジタルエンコーダ(30)から出力されるフィールド信号(F2)を一定時間遅延させて出力する第１カウンター(213) とからなる。
【００２０】
垂直ブランク信号出力部(25)は、デジタルエンコーダ(30)から出力される垂直駆動信号(VD)を反転させて出力する第２反転器(212) と、入力端子(DATA)に入力されるカウンタの設定値によりクロック端子(CLK) に入力される水平駆動信号(AV)をカウンティングして、第２反転器(212) で反転出力されてロード端子(LOAD)に入力される信号を水平駆動信号により変化させる第２カウンタ(214) と、クリア端子(CLR) が前記第２カウンタ(214) の出力段(OUT) に連結され、クロック端子(CLK) に入力される垂直駆動信号(VD)により駆動されて垂直ブランク信号(MVBLK) を出力するＤフリップフロップ(215) とからなる。
【００２１】
この構成による、本発明の実施の形態によるデジタルエンコーダとフレームバッファー間の映像制御信号出力装置の作用は次のようである。
【００２２】
デジタル映像処理システムにおいて、映像信号をＴＶまたはモニターの信号規格に合うデジタル輝度信号及び色信号を分離して出力するデジタルエンコーダ(30)が、フレームメモリ(10)、即ち、１フレームに該当する映像データである輝度信号と色差信号をフレーム当りに貯蔵しているメモリ(10)に、映像データを出力するための信号を出力する。
【００２３】
デジタルエンコーダ(30)から出力された走査しようとするフィールドが奇数フィールドであるか偶数であるかを区分するためのフィールド信号(F2)と、１フィールドで水平同期の期間の間に有効な映像データを出力させて処理するための水平駆動信号(AV)と、垂直同期の期間の間に有効な映像データを出力させて処理するための垂直駆動信号(VD)とは、他の同期信号、即ち、映像信号を送信する側と受信する側との走査を一致させて正確な画像を再現するための信号と同期を合わせるために、本発明の実施の形態による映像制御信号出力装置に入力されて変換された後、フレームメモリ(10)に出力される。
【００２４】
また、デジタルエンコーダ(30)から出力されるフィールド信号(F2)は、映像制御信号出力装置の第１カウンタ(213) に入力され、デジタルエンコーダ(30)から出力された水平駆動信号(AV)は第１反転器(211) を通じて反転出力された後、第１カウンタ(213) のクロック端子(CLK) に入力される。
【００２５】
本発明の実施の形態による水平同期信号は、信号処理方式において、NTSC方式である場合には15.73MHzであり、PAL 方式である場合には15.625KHz である。
【００２６】
前記した第１カウンタ(213) は、図６に図示されているように、設定されたカウンタ値によりクロック端子(CLK) に入力される反転された水平同期信号をカウンティングして、設定されたカウンティング時点で入力されるフィールド信号(F2)を出力する。
【００２７】
本発明の実施の形態による前記カウンタ値は３であり、図６に図示されているように、前記で水平駆動信号(AV)により３回遅延されたフィールド信号(F2)は第２カウンタ(213) の出力端子(QC)を通じて出力される。
【００２８】
本発明の実施の形態による第１カウンタ(213) はまた、出力端子(QA 〜QF) を備えており、これらの各出力端子(QA 〜QF) により設定されたカウンタ値は異なって構成されているので、同期状態によりたとえばQA出力端子では水平駆動信号により１回遅延された信号が、QB出力端子では２回遅延された信号が、QC出力端子では３回遅延された信号が、QD出力端子では４回遅延された信号が、QE出力端子では５回遅延された信号が出力される。
【００２９】
また、デジタルエンコーダ(30)から出力された水平駆動信号(AV)は第２カウンタ(214) のクロック端子(CLK) に入力され、垂直駆動信号(VD)は第２反転器(212) を通じて反転出力された後、第２カウンタ(214) のロード端子(LOAD)に入力される。
【００３０】
第２カウンタ(214) の入力端子(DATA)には、カウンタの初期値"11"が入力されるように設定される。
【００３１】
第２反転器(212) で反転出力される垂直駆動信号(VD)の論理値がローレベルである場合、入力端子(DATA)に初期値"11"に該当する信号が入力される。
【００３２】
図６に図示されているように、垂直駆動信号(VD)がハイレベル状態で入力されると、第２カウンタ(214) が動作される。
【００３３】
第２カウンタ(214) は、設定された初期値によりクロック端子(CLK) に入力される水平駆動信号(AV)をカウンティングし、設定された値までカウントした時点で出力信号の状態を変化させて出力する。
【００３４】
言い換えれば、ハイレベルの垂直駆動信号(VD)が入力されると、カウンタを11，10，…，2 ，1 ，0 のように減算カウンティングした後、カウンタ値が０になる瞬間に該当するローレベルの信号を出力する。
【００３５】
第２カウンタ(214) の出力信号はＤフリップフロップ(215) のクリア端子(CLR) に入力される。
【００３６】
本発明の実施の形態によるＤフリップフロップ(215) の入力端子(D) には常にハイレベルの信号が入力され、プリセット端子(PR)にもハイレベルの信号が入力される。
【００３７】
クリア端子(CLR) にハイレベルの信号が入力されている間には、入力されるハイレベルの信号が反転出力端子(/Q)を通じて反転されてローレベルの状態にて出力される。
【００３８】
図６に図示されているように、第２カウンタ(214) の出力値がロー状態に出力されてクリア端子(CLR) に入力されると、Ｄフリップフロップ(215) はクリアされてハイレベル状態の信号が出力される。
【００３９】
従って、デジタルエンコーダ(30)から出力される垂直駆動信号(VD)は第２カウンタ(214) とＤフリップフロップ(215) を通じて、有効なデータが存在している期間の間にデータを出力するための垂直ブランク信号(MVBLK) に変換されてフレームメモリ(10)に出力される。
【００４０】
この垂直ブランク信号(MVBLK) の信号幅は第２カウンタ(214) の入力端子(DATA)に入力される初期値により変化される。即ち、入力される垂直駆動信号(AV)のパルス幅と第２カウンタ(214) の設定値によりカウンティングされる水平駆動信号(AV)の合計に該当する部分が垂直ブランクブランク信号(MVBLK) が駆動される期間になる。
【００４１】
映像制御信号出力装置において、フィールド信号がフレームメモリに出力されると、入力されるフィールド信号に該当するフィールド映像データが、垂直ブランク信号が駆動される期間の間にデジタルエンコーダに出力される。
【００４２】
デジタルエンコーダはフレームメモリから出力される映像データを処理して、他の同期信号が合成されて複合映像信号を構成するための色信号と輝度信号に分離して複合映像信号処理部( 図示せず) に出力する。
【００４３】
【発明の効果】
以上のように、本発明の実施の形態による、デジタル映像信号処理システムにおいて、基本的にデジタルエンコーダから出力されるフィールド信号と水平駆動信号と垂直駆動信号とへ同期されて、位相の歪みまたは温度変化によるパルス幅の変化なく、安定された映像制御信号をフレームメモリに出力することにより、同期信号による正確な映像を再現できる。
【００４４】
また、部品の偏差調整をするための作業が不要になるから、デジタルエンコーダとフレームメモリ間の制御信号の同期の合わせが便利であるという効果を持つデジタルエンコーダとフレームメモリ間の映像制御信号出力装置を提供することができる。
【図面の簡単な説明】
【図１】図１は一般的な映像信号処理系統図を示す構成ブロック図である。
【図２】図２は、従来のデジタルエンコーダとフレームバッファー間の映像制御信号出力装置の構成図である。
【図３】図３は、従来のデジタルエンコーダとフレームバッファー間の映像制御信号の出力波形図である。
【図４】図４は、本発明の実施の形態によるデジタルエンコーダから出力される制御信号の波形図である。
【図５】図５は、本発明の実施の形態によるデジタルエンコーダとフレームバッファー間の映像制御信号出力装置の構成図である。
【図６】図６は、本発明の実施の形態による映像制御信号出力装置から出力される制御信号の波形図である。
【符号の説明】
１０：フレームメモリ
２０：制御信号変換部
２４：フィールド信号処理部
２５：垂直ブランク信号出力部
３０：デジタルエンコーダ
２１１：第１反転器
２１２：第２反転器
２１３：第１カウンタ
２１４：第２カウンタ
２１５：Ｄフリップフロップ
ＡＶ：水平駆動信号
ＶＤ：垂直駆動信号
Ｆ２：フィールド信号
ＭＦ２：要求されるフィールド信号
ＭＶＢＬＫ：垂直ブランク信号
Claims (5)
- フレームメモリに貯蔵された映像データを使用するためのフィールド信号、垂直駆動信号、及び水平駆動信号を出力するデジタルエンコーダを含むデジタル映像処理システムにおいて、
デジタルエンコーダから出力されるフィールド信号を印加される水平駆動信号の同期により処理して出力するフィールド信号処理手段と、
デジタルエンコーダから出力される垂直駆動信号を水平駆動信号の同期により処理して前記垂直駆動信号に該当する垂直ブランク信号を出力する垂直ブランク信号出力手段と、
からなり、
前記フィールド信号処理手段は、
デジタルエンコーダから出力される水平駆動信号を反転させて出力する第１反転手段と、
前記反転手段から出力される信号をクロック信号として、デジタルエンコーダから出力されるフィールド信号を設定されたカウンタ値により遅延させて出力する第１カウンタ手段と、
からなることを特徴とするデジタルエンコーダとフレームバッファー間の映像制御信号出力装置。 - 前記第１カウンタ手段は、多数の出力端子からなり、各出力端子ごとに異なるカウンタ値が設定されて、出力される信号の遅延時間が異なることを特徴とする請求項１記載のデジタルエンコーダとバッファー間の映像制御信号出力装置。
- 前記垂直ブランク信号処理手段は、
デジタルエンコーダから出力される垂直駆動信号を反転させて出力する第２反転手段と、
前記第２反転手段から垂直駆動信号がアクティブされて出力されると設定されたカウンタ値により印加される水平駆動信号をカウンティングし、設定されたカウンタ値によるカウンティング動作が終了されるとそれに該当する信号を出力する第２カウンタ手段と、
デジタルエンコーダから出力される垂直駆動信号をクロック信号として、前記第２カウンタ手段から出力される信号の状態によりクリアされて該当する垂直ブランク信号を出力するＤフリップフロップとからなることを特徴とする請求項１又は請求項２に記載のデジタルエンコーダとフレームメモリ間の映像制御信号出力装置。 - 前記第２カウンタ手段は、前記第２反転手段から出力される信号がアクティブされて入力されると、設定されたカウンタ値により入力されるクロック信号をカウントした後、設定されたカウンタ値に該当する時点でローレベルの信号を出力することを特徴とする請求項３記載のデジタルエンコーダとフレームメモリ間の映像制御信号出力装置。
- 前記デジタルエンコーダから出力される垂直駆動信号のパルス幅と第２カウンタの設定値により垂直ブランク信号の駆動期間が設定されることを特徴とする請求項３又は請求項４に記載のデジタルエンコーダとフレームメモリ間の映像制御信号出力装置。
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|---|---|
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|---|---|---|---|
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|---|---|
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-
1996
- 1996-02-26 JP JP03781296A patent/JP3662997B2/ja not_active Expired - Lifetime
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