JPH0447791A - ディジタルコンバーゼンス補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、テレビ受像機の陰極線管画面やディスプレイ
画面など、ラスタスキャン方式によるディスプレイ画面
においてコンバーゼンス補正を行うディジタルコンバー
ゼンス補正装置に関するものである。

〔従来の技術〕 テレビ受像機の陰極線管画面やディスプレイ画面などに
おいて、画面を水平方向及び垂直方向に格子状に仮に分
割し、各格子点をコンバーゼンス調整点としてその調整
点におけるコンバーゼンス補正データを予め求めてメモ
リに記憶しておき、画面をラスタスキャンする際、該メ
モリから読み出したデータをディジタル／アナログ変換
しコンバーゼンス補正信号としてコンバーゼンスヨーク
などのコンバーゼンス補正手段に加えてコンバーゼンス
補正を行うディジタルコンバーゼンス補正装置が知られ
ている。

従来のかかるディジタルコンバーゼンス補正装置は、特
開昭５５−１６３９８１号公報等に記載のように、通常
コンバーゼンス補正時に、補正信号の直流レベルが変動
することによるラスタのずれを避けるために、ディジタ
ル補正データをＤ／Ａコンバータにより、アナログ補正
信号に変換した後の信号処理としては、コンバーゼンス
ヨークまで直流レベル直結形で構成されており、補正信
号は、コンデンサ等を介して、交流結合されることはな
い。

また、特開昭６１−２５６８８３号公報に記載のように
、アナログコンバーゼンス回路とディジタルコンバーゼ
ンス回路を併設するコンバーゼンス補正装置において、
アナログコンバーゼンス回路で発生した補正信号を基準
レベルでクリップする手段を有し、波形の振幅によるレ
ベルの変動が生じても、静コンバーゼンスにずれが起き
るのを防止するように構成されたものもある。

〔発明が解決しようとする課題〕

上記従来技術は、コンバーゼンスヨークに印加されるコ
ンバーゼンス補正信号形成の過程において、Ｄ／Ａコン
バータでアナログ信号に変換された後の信号処理を直流
レベル直結形で行っているので、信号処理をするための
種々の要素回路間でダイナミックレンジを分配しなけれ
ばならず、回路設計の自由度を大きく制限するという問
題があった。

また、コンバーゼンス補正信号は基本的にパラボラ波や
、のこぎり波などの合成波形と直流成分が含まれるため
、正の最大値と負の最大値とでは、絶対値が同じ値にな
りにくい。このためディジタルデータ上ではアンバラン
スとなり、コンバーゼンス補正データは正の方向、もし
くは負の方向のどちらか一方に偏り、ディジタルデータ
のダイナミックレンジを有効に使用できないという問題
があった。

本発明の目的は、上述の如き従来技術における問題点を
解決し、回路及びディジタルデータのダイナミックレン
ジを有効に利用することができ、回路設計の自由度を向
上させることのできるディジタルコンバーゼンス補正装
置を提供することにある。

〔課題を解決するための手段〕

上記目的達成のため、本発明では、ラスタスキャン方式
によるディスプレイ画面のコンバーゼンス補正装置にお
いて、コンバーゼンス補正データを記憶するメモリと、
静コンバーゼンスデータを保持する保持回路と、ラスタ
スキャンの垂直帰線期間に同期して該期間内でデータ切
換パルス及びクランプパルスを発生するパルス発生回路
と、該パルス発生回路からデータ切換パルスを供給され
ると前記保持回路に保持されていた静コンバーゼンスデ
ータを出力し、供給されないときは前記メモリから読み
出したコンバーゼンス補正データを出力するデータ切換
回路と、該データ切換回路からの出力データを人力され
ディジタル／アナログ変換して出力するＤ／Ａコンバー
タと、前記パルス発生回路からのクランプパルスにより
、そのとき前記Ｄ／Ａコンバータから出力される静コン
バーゼンスデータのアナログ信号相当の直流レベルを直
流再生レベルとしてクランプするクランプ回路と、以後
、前記Ｄ／Ａコンバータから出力されるコンバーゼンス
補正データのアナログ信号を該クランプ回路により直流
レベル再生されて入力されることによりコンバーゼンス
補正を行うコンバーゼンス補正手段と、を具備した。

〔作用〕

通常動作時においては、メモリ内に記憶されているコン
バーゼンス補正データがＤ／Ａコンバータへ出力され、
Ｄ／Ａコンバータ以降のアナログ回路を経てクランプ回
路に入力され直流再生されたコンバーゼンス補正信号が
出力される。また垂直帰線期間内においては、パルス発
生回路により発生されたデータ切換パルスで駆動される
データ切換回路により、垂直帰線期間内にデータ保持回
路に保持されている静コンバーゼンスチータカＤ／Ａコ
ンバータへ出力すれ、Ｄ／Ａコンパ−タテアナログ値に
変換後、後段に設けられたクランプ回路でクランプパル
スによりある直流レベルとしてクランプされて、信号の
直流レベルが再生されることにより、静コンバーゼンス
データに相当する直流レベルが、以後コンバーゼンス補
正信号に加減算される。

ここで、ディジタルコンバーゼンス調整を行うことによ
りメモリ内には、−垂直偏向周期もしくは一フレーム周
期にあたるコンバーゼンス補正データが格納されること
になるが、ディジタルコンバーゼンス調整を行っている
途中コンバーゼンス補正データの偏りによりＤ／Ａコン
バータが表現できる正の方向の最大値もしくは負の方向
の最大値をこえてコンバーゼンス補正信号がクリップす
るような事が起きる場合は、メモリ内に記憶されたコン
バーゼンス補正データの正の方向の最大値と負の方向の
最大値との平均を計算し、メモリ内の各コンバーゼンス
補正データを平均値だけ滅じ、正の方向の最大値と負の
方向の最大値の絶対値がほぼ同じ値になるようにしてコ
ンバーゼンス補正信号のクリップを防ぎ、データ保持回
路のデータについても平均値だけ減じる。

これによりコンバーゼンス補正データの正の方向の最大
値および負の方向の最大値とデータ保持回路内のデータ
の値との差は、平均値で減算を行う前と行った後でも変
化せず、Ｄ／Ａコンバータのアナログ出力信号波形の直
流レベルが変化するだけであり、クランプ回路でクラン
プした後のコンバーゼンス補正信号の直流レベルは変化
せず、メモリ内のコンバーゼンス補正データの正の方向
の最大値と負の方向の最大値は共にディジタルデータで
表現できる範囲に対しほぼ同じ程度の余裕をもつことが
できる。

また静コンバーゼンスの調整および調節においては、デ
ータ保持回路のデータの値を加減算することにより、メ
モリ内のコンバーゼンス補正データの値を変更すること
なく静コンバーゼンスの調整および調節が可能となり、
ディジタルコンバーゼンス調整により生じる静コンバー
ゼンス量のばらつきや、静コンバーゼンス調整や調節に
よる静コンバーゼンス補正量をコンバーゼンス補正デー
タとは別にすることができる。

〔実施例〕

以下、本発明の一実施例を図を用いて説明する。

第１図は、本発明の一実施例としてのディジタルコンバ
ーゼンス補正装置の基本構成を示すブロック図である。

同図において、１は水平帰線パルス（ＨｌＢＬＫ）入力
端子、２は垂直帰線パルス（Ｖ、ＢＬＫ）入力端子、３
は水平帰線パルスに同期したシステムクロックを形成す
る同期発生回路（ＰＬＬ回路）４はメモリ５に記憶して
いるコンバーゼンス補正データを読みだすためのアドレ
スをメモリ５へ出力するメモリ制御回路である。

メモリ５から出力されるコンバーゼンス補正データは、
データ切換回路６を経てＤ／Ａコンバータ（ＤＡＣ）９
に入力されアナログ値に変換される。Ｄ／Ａコンバータ
９によりアナログ値に変換されたコンバーゼンス補正信
号は、デグリッチャおよび多重データの抽出を目的とし
たサンプルホールド回路（Ｓ／Ｈ回路）１０を介してロ
ーパスフィルタ（ＬＰＦ）１１で補間される。補間され
たコンバーゼンス補正信号はクランプ回路１２により直
流再生され、電圧−電流変換を行うＣＹアンプ１３を経
て、プロジェクションテレビの投射管を構成する陰極線
管（ＣＲＴ）１５に設置されたコンバーゼンスヨークＣ
Ｙ１４を駆動し、ラスタのコンバーゼンス補正をおこな
う。

ここで、垂直帰線パルスが入力端子２からパルス発生回
路７に入力されると、パルス発生回路７は入力された垂
直帰線パルスを用いてデータ切換回路６ヘデータ切換パ
ルス７８およびクランプ回路１２ヘクランプバルス７９
を発生および出力し、データ切換パルス７８はデータ切
換回路６がＤ／Ａコンバータ９へ出力するデータをメモ
リ５が出力するデータからデータ保持回路８が出力する
データに切り換え、クランプパルス７９はＤ／Ａコンバ
ータ９によりアナログ値に変換されたデータ保持回路日
の出力データをクランプ回路１２により、ある直流レベ
ルとしてクランプし、以後、該レベルで直流再生を行う
。

次に、パルス発生回路７について第２図、　第３図を用
いて具体的に説明する。第２図は第１図のパルス発生回
路７の一興体側を示すブロック図であり、第３図は第２
図の各部の信号波形の垂直帰線期間における一タイミン
グ例を示す図で、垂直帰線パルスおよびＨパルス（水平
帰線パルス）等の波形は正論理で表現している。

第２図において、２は垂直帰線パルス入力端子、４０は
水平帰線パルスもしくは水平帰線パルスに同期した水平
偏向周期のＨパルス入力端子、７１はカウンタ、７２は
カウンタ７１の出力をデコードするデコード回路、７３
および７６はＡＮＤ回路、７４および７５はフリップ・
フロップ回路、７７はＯＲ回路である。

端子２には第３図に示す垂直帰線区間がハイレベルであ
る垂直偏向周期の垂直帰線パルス（■。

ＢＬＫ）が入力され、ＡＮＤ回路７３およびカウンタ７
１のロード入力端子（Ｌ）に人力される。

また、第２図の入力端子４０には第１図のメモリ制御回
路４から出力された第３図に示すＨパルス（簡単のため
立ち上がりのタイミングのみを示した。）が、カウンタ
７１のクロック入力端子（ＣＫ）とフリップ・フロップ
７４および、７５のクロック入力端子（ＣＫ）に入力さ
れる。カウンタ７１は垂直帰線パルスがハイレベルとな
るＨパルスの立ち上がりをカウントしその出力をデコー
ド回路７２へ出力し、垂直帰線パルスがローレベルのと
きにＨパルスに同期して初期値Ｋにセットされ、垂直帰
線パルスがハイレベルでイネーブル入力端子（Ｅ）がロ
ーレベルのときにカウントを停止する。

デコード回路７２はカウンタ７１のイネーブル入力端子
（Ｅ）およびＡＮＤ回路７３の入力端子へ出力し、第３
図に示すようにカウンタ７１の値がＮになるとローレベ
ルとなる。これによりカウンタ７１のカウントを停止さ
せ、ＡＮＤ回路７３の出力は第３図に示す垂直帰線パル
ス（Ｖ、ＢＬＫ）とデコード回路７２の出力とのＡＮＤ
を取るため垂直帰線パルス（Ｖ、ＢＬＫ）よりパルス幅
が狭くなる。

ＡＮＤ回路７３の出力はフリップ・フロップ７４、およ
び７５によりＨパルスをクロックとして順次シフトされ
、フリップ・フロップ７４、および７５の出力はＡＮＤ
回路７６とＯＲ回路７７へ出力してＡＮＤとＯＲが取ら
れ、ＡＮＤ回路７６の出カフ８はデータ切換パルスとし
て第１図のデータ切換回路６へ出力され、またＯＲ回路
７７の出カフ９はクランプパルスとして第１図のクラン
プ回路１２へ出力される。

ここで垂直帰線パルスのパルス幅Ｔ’ｖｐを水平偏同周
期をＴ、とじたときＨパルスの数でＭ個で以下のような
関係にあるとき、 （Ｍ　　１）ＸＴＩＩ　＜　　ＴＶＰ　　≦　ＭＸＴ。

第２図のカウンタ７１のカウント回数１　ｈｌ−Ｋを、
２≦Ｉ　Ｎ−Ｋ　１≦Ｍ−３とすることによりデータ切
換パルスおよびクランプパルスは垂直帰線パルスの立ち
上がりエツジより時間的に遅延して立ち上がり、垂直帰
線パルスの立ち下がりエツジより早く立ち下がるパルス
になる。

すなわちビデオ信号の垂直帰線期間のブランキングが終
了するより早くデータ切換パルスおよびクランプパルス
は立ち下がることになり、第１図においてデータ切換回
路６がＤ／Ａコンバータへ出力するデータをデータ保持
回路８が出力するデータからメモリ５に記憶されている
コンバーゼンス補正データに切り換えるので、コンバー
ゼンス補正が正常に行われていない状態での異常ラスタ
は画面上に現れず良好なコンバーゼンスが得られる。第
３図においてカウンタ７１はアップカウンタとして扱っ
ているがダウンカウンタでも良い。

ζ また第８図はパルス発生回路７の別の具体例を示す回路
図である。すなわち、カウンタのキャリー（ボロー）出
力を使用した例で、カウンタ７１のキャリー出力（ＣＯ
）をＮＯＴ回路７２１に入力し、ＮＯＴ回路７２１の出
力が第２図のデコード回路７２の代りにカウンタ７１の
イネーブル入力端子（Ｅ）およびＡＮＤ回路７３へ出力
している。第８図のカウンタ７１のキャリー出力は、例
えばカウンタ７１が４ｂｉｔのバイナリ−アップカウン
タの場合、１６進数で（Ｆ）＋６となったときにハイレ
ベルとなる。したがって垂直帰線期間における第８図の
ＮＯＴ回路７２１の出力は、第２図のデコード回路７２
と同様の動作が可能になるので、第２図のデコード回路
７２が第８図のカウンタ７１のキャリー出力（ＣＯ）と
ＮＯＴ回路７２１に置き換わることになり、回路規模が
小さくできる。

次に、第１図におけるデータ切換回路６およびデータ保
持回路８について第４図を用いて具体例を説明する。

第４図のメモリ５には、１フレ一ム周期もしくは１垂直
偏向周期分に相当するコンバーゼンス補正データをＲＧ
Ｂの水平方向および垂直方向６チヤンネル分とクランプ
時にＤ／Ａコンバータへ出力するＲＧＢの水平方向およ
び垂直方向６チヤンネル分の静コンバーゼンスデータが
、ある特定のアドレスに記憶されている。

ここで特定アドレスは、例えば垂直帰線期間のデータ切
換パルスによってデータセレクタ６１゜６３．６５が出
力するデータをレジスタ８１〜８６からのデータに切り
換えているときにメモリ制御回路４がメモリ５に出力す
るアドレスや、メモリ５にコンバーゼンス補正データが
記憶されているアドレス以外のアドレスなどで、垂直帰
線期間のデータ切換パルスによりデータセレクタ６１゜
６３．６５がＤ／Ａコンバータへ出力するデータをレジ
スタ８１〜８６から出力するデータへ切り換えていると
きにメモリ制御回路４が前記アドレスを出力し、レジス
タ８１〜８６が静コンバーゼンスデータを取り込むとき
にＤ／Ａコンバータが異常な補正信号を出力することの
ないタイミングに選ぶ。

第４図において、メモリ５からＲＧＢの水平方向および
垂直方向のコンバーゼンス補正データが時分割で出力し
、データセレクタ６１にＲの水平方向および垂直方向の
コンバーゼンス補正データを、またデータセレクタ６３
にＧの水平方向および垂直方向のコンバーゼンス補正デ
ータを、またデータセレクタ６５にＢの水平方向および
垂直方向のコンバーゼンス補正データをそれぞれ時分割
で出力する。

データ保持回路であるレジスタ８１〜８６それぞれに対
応するある特定のアドレスのデータがメモリ５から出力
されるときは、第１図のメモリ制御回路４よりレジスタ
８１〜８６ヘデータ取り込みパルスを出力し、レジスタ
８１にはＲの水平方向の静コンバーゼンスデータを、レ
ジスタ８２にはＲの垂直方向の静コンバーゼンスデータ
を、レジスタ８３にはＧの水平方向の静コンバーゼンス
データを、レジスタ８４にはＧの垂直方向の静コンバー
ゼンスデータを、レジスタ８５にはＢの水平方向の静コ
ンバーゼンスデータを、レジスタ８６にはＢの垂直方向
の静コンバーゼンスデータを、メモリ５から取り込み、
それぞれレジスタ８１および８２はデータセレクタ６１
へ出力し、レジスタ８３および８４はデータセレクタ６
３へ、またレジスタ８５および８６はデータセレクタ６
５へ出力する。

データセレクタ６１，６３．６５は、Ｄ／Ａコンバータ
へ出力するデータを、垂直帰線期間内において、第１図
のパルス発生回路７より出力されるデータ切換えパルス
によってメモリ５より出力される水平方向と垂直方向の
時分割されたコンバーゼンス補正データから、データレ
ジスタ８１〜８６より出力する静コンバーゼンスデータ
に切り換え、それぞれデータセレクタ６１はレジスタ８
工と８２を、データセレクタ６３はレジスタ８３と８４
を、データセレクタ６５はレジスタ８５と８６の静コン
バーゼンスデータをメモリ５からの時分割データと同様
に交互に切り換えＤ／Ａコンバークへ出力する。Ｄ／Ａ
コンバータは入力されたデータをアナログ波形に変換し
た後、Ｓ／Ｈ回路で時分割信号の抽出およびデグリッチ
ャを行い、ＬＰＦでコンバーゼンス補正信号を補間した
後クランプ回路へ人力する。

第５図は、第１図の回路における各部信号波形、すなわ
ち垂直帰線期間における垂直帰線パルス２およびデータ
切換パルス７８、Ｄ／Ａコンバータの入力データ６９、
クランプ回路１２に入力されるコンバーゼンス補正信号
１２０、クランプパルス７９の各信号波形およびタイミ
ングの一例を示した図である。

第５図において、コンバーゼンス補正信号１２０は垂直
帰線期間において、Ｄ／Ａコンバータ９に入力されるデ
ータ６９がデータ切換パルス７８によってデータ保持回
路８に保持されている静コンバーゼンスデータになって
おり、前記静コンバーゼンスデータがＤ／Ａコンバータ
により一定のアナログ値に変換されクランプ回路１２へ
出力され、クランプ回路１２は前記Ｄ／Ａコンバータに
より変換された一定のアナログ値をクランプパルス７９
によりある一定の直流レベルとしてクランプする。

第６図は、クランプパルスによってクランプする直流レ
ベルをＧＮＤレベルとしたときの（ａ）クランプ前と、
（ｂ）クランプ後のコンバーゼンス補正信号の例を示し
ており、クランプ回路１２は、第６図（ａ）クランプ前
のコンバーゼンス補正信号に、静コンバーゼンスデータ
のアナログ値ヲ加算し、第６図（ｂ）クランプ後のコン
バーゼンス補正信号に示すような波形として出力する。

したがって、クランプ後のコンバーゼンス補正信号は、
Ｄ／Ａコンバータに入力するディジタルデータが表現で
きるデータの範囲を超えるコンバーゼンス補正信号を出
力することができ、第６図（ｃ）、（ｄ）に示すように
正の方向および負の方向ともそれぞれ倍の範囲まで出力
することが可能で、コンバーゼンス補正信号の直流成分
を別に分けることができるので、設計段階におけるコン
バーゼンス出力の直流成分のばらつきによるマージンを
考慮する必要がなく、ダイナミックレンジを大きくとれ
、ディジタルデータを有効に使用でき、量子化レベルが
小さくできる。

また第１図において、メモリ５からのコンバーゼンス補
正データとデータ保持回路８からの静コンバーゼンスデ
ータは同一のＤ／Ａコンバータより出力され、以降のＣ
Ｙアンプ１３までのアナログ回路を同じ信号線を通るの
で、コンバーゼンス補正データと静コンバーゼンスデー
タの間にはＤ／Ａコンバータ以降のアナログ信号上での
ゲイン誤差は無いため、−垂直偏向周期もしくは一フレ
ーム周期分のコンバーゼンス補正データをすべてについ
て加減算すると同時に、同じ値だけ静コンバーゼンスデ
ータを加減算することにより、クランプ後のコンバーゼ
ンス補正信号の直流レベルを変えること無＜Ｄ／Ａコン
バータで出力するコンバーゼンス補正信号の直流レベル
を変えることができる。

したがってコンバーゼンス補正データの偏りによって波
形の正の方向もしくは負の方向の一方がオーバーフロー
するような場合は、コンバーゼンス補正データと静コン
バーゼンスデータを加算もしくは減算をおこないオーバ
ーフローを起こさなくすることが可能であり、Ｄ／Ａコ
ンバータで出力できる範囲以上のコンバーゼンス補正信
号の信号波形をクリップすること無＜ＣＹアンプへ出力
できるので、良好なコンバーゼンスが得られる。

また、静コンバーゼンス調整および調節のための回路と
しては普通、可変抵抗器を用いて直流レベルを加えると
か、可変抵抗器の代わりにディジタルコンバーゼンス補
正装置内のＤ／Ａコンバータとは別のＤ／Ａコンバータ
を用いて直流レベルを加えているのに対し、本発明では
Ｄ／Ａコンバータの共用化をはかっているので静コンバ
ーゼンス用り／Ａコンバータは不要となり回路規模の低
減ができ、コスト低減できる。

また、静コンバーゼンス調整および調節時には、メモリ
５の静コンバーゼンスデータが記憶されている特定アド
レスのデータを変更すればよいので、コンバーゼンス補
正データの一垂直周期全てのデータを変更する必要がな
く、変更に要する時間を少なくできる。

第７図は、第１図のデータ保持回路８が取り込む静コン
バーゼンスデータをメモリ５が出力する代わりにＣＰＵ
の出力とした例で、ＣＰＵ５０が静コンバーゼンスデー
タを出力する信号線は、メモリ５から出力するコンバー
ゼンス補正データの信号線と別の信号線となっている。

第１図では、データ保持回路８が取り込む静コンバーゼ
ンスデータはＤ／Ａコンバータが出力するコンバーゼン
ス補正信号波形に影響を与えないように垂直帰線期間に
出力するが、第７図ではメモリ５から出力するコンバー
ゼンス補正データの信号線とＣＰＵ５０が出力する信号
線は別々の信号線となっているので静コンバーゼンスデ
ータとコンバーゼンス補正データは同期を取る必要がな
（、静コンバーゼンスデータの出力タイミングの制約は
ない。したがってデータ保持回路８に与える静コンバー
ゼンスデータの取り込みパルスの生成回路は簡単な回路
で済む。また前記生成回路は　　ｊ 高速性を必要としないので、Ｉｌｏ等のインターフェー
スを内蔵するシングルチップマイコンを用いれば、前記
生成回路より出力するパルスをシングルチップマイコン
内蔵のインターフェースから出力することで代用するこ
とが可能となり、回路がさらに簡単化できる。

〔発明の効果〕

本発明によれば、コンバーゼンス補正データの直流成分
を該補正データから分離でき、コンバーゼンス補正デー
タと静コンバーゼンスデータとの間で直流成分の加減算
をすることにより、ＣＹアンプへ入力するコンバーゼン
ス補正信号の直流レベルを変えること無＜　Ｄ／Ａコン
バータより出力するコンバーゼンス補正信号の直流レベ
ルを変えられるので、ディジタルデータの有効利用がで
き、回路設計の自由度を向上させたディジタルコンバー
ゼンス補正装置を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の基本構成を示すブロック図
、第２図は第１図におけるパルス発生回路の一具体側を
示すブロック図、第３図はパルス発生回路の入出力パル
スのタイミングを示すタイミング図、第４図は第１図に
おけるデータ切換回路およびデータ保持回路の一構成例
を示すブロック図、第５図は第１図の回路における垂直
帰線期間におけるコンバーゼンス補正信号およびその他
のタイミングの一例を示すタイミング図、第６図はクラ
ンプ回路の動作例を信号波形の一例で示した説明図、第
７図はデータ切換回路およびデータ保持回路の他の構成
例を示すブロック図、第８図はパルス発生回路の他の具
体例を示すブロック図、である。 符号の説明 １・・・水平帰線パルス、２・・・垂直帰線パルス、４
・・・メモリ制御回路、５・・・メモリ、６・・・デー
タ切換回路、７・・・パルス発生回路、８・・・データ
保持回路、９，９１，９３．９５・・・Ｄ／Ａコンバー
タ、１２・・・クランプ回路、７１・・・カウンタ、７
２・・・デコード回路、７３．７６・・・ＡＮＤ回路、
７４．７５・・・フリップ・フロップ、７７・・・ＯＲ
回路、６１゜６３゜ ６５・・・データセレクク、 ８１〜８６・・・レジ スタ、 ５０・・・ＣＰＵ

Claims (1)

1. 【特許請求の範囲】 １、ラスタスキャン方式によるディスプレイ画面のコン
   バーゼンス補正装置において、 コンバーゼンス補正データを記憶するメモリと、静コン
   バーゼンスデータを保持する保持回路と、ラスタスキャ
   ンの垂直帰線期間に同期して該期間内でデータ切換パル
   ス及びクランプパルスを発生するパルス発生回路と、該
   パルス発生回路からデータ切換パルスを供給されると前
   記保持回路に保持されていた静コンバーゼンスデータを
   出力し、供給されないときは前記メモリから読み出した
   コンバーゼンス補正データを出力するデータ切換回路と
   、該データ切換回路からの出力データを入力されディジ
   タル量からアナログ量に変換して出力するＤ／Ａコンバ
   ータと、前記パルス発生回路からのクランプパルスによ
   り、そのとき前記Ｄ／Ａコンバータから出力される静コ
   ンバーゼンスデータのアナログ信号相当の直流レベルを
   直流再生レベルとしてクランプするクランプ回路と、以
   後、前記Ｄ／Ａコンバータから出力されるコンバーゼン
   ス補正データのアナログ信号を該クランプ回路により直
   流レベル再生されて入力されることによりコンバーゼン
   ス補正を行うコンバーゼンス補正手段と、を具備して成
   ることを特徴とするディジタルコンバーゼンス補正装置
   。 ２、請求項１に記載のディジタルコンバーゼンス補正装
   置において、前記保持回路に保持される静コンバーゼン
   スデータは、前記メモリの特定アドレスに記憶されたデ
   ータであるか、又は該メモリとは別の第２のメモリに記
   憶されたデータであるか、又は別途設けたＣＰＵから供
   給されるデータであることを特徴とするディジタルコン
   バーゼンス補正装置。３、請求項１又は２に記載のディ
   ジタルコンバーゼンス補正装置において、前記パルス発
   生回路から出力されるデータ切換パルスは前記垂直帰線
   期間よりも幅が狭く、前記パルス発生回路から出力され
   るクランプパルスは前記データ切換パルスよりも幅が狭
   く、かつ前記データ切換パルスの前側エッジは前記垂直
   帰線期間の前側エッジより遅いタイミングで、かつ該デ
   ータ切換パルスの後側エッジは前記垂直帰線期間の後側
   エッジより早いタイミングで出力し、また前記クランプ
   パルスの前側エッジは前記データ切換パルスの前側エッ
   ジより遅いタイミングで、かつ該クランプパルスの後側
   エッジは前記データ切換パルスの後側エッジより早いタ
   イミングで出力することを特徴とするディジタルコンバ
   ーゼンス補正装置。