JP3031961B2 - ディジタルコンバーゼンス補正装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、テレビ受像機の陰極線管画面やディスプレ
イ画面など、ラスタスキャン方式によるディスプレイ画
面においてコンバーゼンス補正を行うディジタルコンバ
ーゼンス補正装置に関するものである。

〔従来の技術〕

テレビ受像機の陰極線管画面やディスプレイ画面など
において、画面を水平方向及び垂直方向に格子状に仮に
分割し、各格子点をコンバーゼンス調整点としてその調
整点におけるコンバーゼンス補正データを予め求めてメ
モリに記憶しておき、画面をラスタスキャンする際、該
メモリから読み出したデータをディジタル／アナログ変
換しコンバーゼンス補正信号としてコンバーゼンスヨー
クなどのコンバーゼンス補正手段に加えてコンバーゼン
ス補正を行うディジタルコンバーゼンス補正装置が知ら
れている。

従来のかかるディジタルコンバーゼンス補正装置は、
特開昭55−163981号公報等に記載のように、通常コンバ
ーゼンス補正時に、補正信号の直流レベルが変動するこ
とによるラスタのずれを避けるために、ディジタル補正
データをD/Aコンバータにより、アナログ補正信号に変
換した後の信号処理としては、コンバーゼンスヨークま
で直流レベル直結形で構成されており、補正信号は、コ
ンデンサ等を介して、交流結合されることはない。

また、特開昭61−256883号公報に記載のように、アナ
ログコンバーゼンス回路とディジタルコンバーゼンス回
路を併設するコンバーゼンス補正装置において、アナロ
グコンバーゼンス回路で発生した補正信号を基準レベル
でクリップする手段を有し、波形の振幅によるレベルの
変動が生じても、静コンバーゼンスにずれが起きるのを
防止するように構成されたものもある。

〔発明が解決しようとする課題〕

上記従来技術は、コンバーゼンスヨークに印加される
コンバーゼンス補正信号形成の過程において、D/Aコン
バータでアナログ信号に変換された後の信号処理を直流
レベル直結形で行っているので、信号処理をするための
種々の要素回路間でダイナミックレンジを分配しなけれ
ばならず、回路設計の自由度を大きく制限するという問
題があった。

また、コンバーゼンス補正信号は基本的にパラボラ波
や、のこぎり波などの合成波形と直流成分が含まれるた
め、正の最大値と負の最大値とでは、絶対値が同じ値に
なりにくい。このためディジタルデータ上ではアンバラ
ンスとなり、コンバーゼンス補正データは正の方向、も
しくは負の方向のどちらか一方に偏り、ディジタルデー
タのダイナミックレンジを有効に使用できないという問
題があった。

本発明の目的は、上述の如き従来技術における問題点
を解決し、回路及びディジタルデータのダイナミックレ
ンジを有効に利用することができ、回路設計の自由度を
向上させることのできるディジタルコンバーゼンス補正
装置を提供することにある。

〔課題を解決するための手段〕

上記目的達成のため、本発明では、ラスタスキャン方
式によるディスプレイ画面のコンバーゼンス補正装置に
おいて、コンバーゼンス補正データを記憶するメモリ
と、静コンバーゼンスデータを保持する保持回路と、ラ
スタスキャンの垂直帰線期間に同期して該期間内でデー
タ切換パルス及びクランプパルスを発生するパルス発生
回路と、該パルス発生回路からデータ切換パルスを供給
されると前記保持回路に保持されていた静コンバーゼン
スデータを出力し、供給されないときは前記メモリから
読み出したコンバーゼンス補正データを出力するデータ
切換回路と、該データ切換回路からの出力データを入力
されディジタル／アナログ変換して出力するD/Aコンバ
ータと、前記パルス発生回路からのクランプパルスによ
り、そのとき前記D/Aコンバータから出力される静コン
バーゼンスデータのアナログ信号相当の直流レベルを直
流再生レベルとしてクランプするクランプ回路と、以
後、前記D/Aコンバータから出力されるコンバーゼンス
補正データのアナログ信号を該クランプ回路により直流
レベル再生されて入力されることによりコンバーゼンス
補正を行うコンバーゼンス補正手段と、を具備した。

〔作用〕

通常動作時においては、メモリ内に記憶されているコ
ンバーゼンス補正データがD/Aコンバータへ出力され、D
/Aコンバータ以降のアナログ回路を経てクランプ回路に
入力され直流再生されたコンバーゼンス補正信号が出力
される。また垂直帰線期間内においては、パルス発生回
路により発生されたデータ切換パルスで駆動されるデー
タ切換回路により、垂直帰線期間内にデータ保持回路に
保持されている静コンバーゼンスデータがD/Aコンバー
タへ出力され、D/Aコンバータでアナログ値に変換後、
後段に設けられたクランプ回路でクランプパルスにより
ある直流レベルとしてクランプされて、信号の直流レベ
ルが再生されることにより、静コンバーゼンスデータに
相当する直流レベルが、以後コンバーゼンス補正信号に
加減算される。

ここで、ディジタルコンバーゼンス調整を行うことに
よりメモリ内には、一垂直偏向周期もしくは一フレーム
周期にあたるコンバーゼンス補正データが格納されるこ
とになるが、ディジタルコンバーゼンス調整を行ってい
る途中コンバーゼンス補正データの偏りによりD/Aコン
バータが表現できる正の方向の最大値もしくは負の方向
の最大値をこえてコンバーゼンス補正信号がクリップす
るような事が起きる場合は、メモリ内に記憶されたコン
バーゼンス補正データの正の方向の最大値と負の方向の
最大値との平均を計算し、メモリ内の各コンバーゼンス
補正データを平均値だけ減じ、正の方向の最大値と負の
方向の最大値の絶対値がほぼ同じ値になるようにしてコ
ンバーゼンス補正信号のクリップを防ぎ、データ保持回
路のデータについても平均値だけ減じる。

これによりコンバーゼンス補正データの正の方向の最
大値および負の方向の最大値とデータ保持回路内のデー
タの値との差は、平均値で減算を行う前と行った後でも
変化せず、D/Aコンバータのアナログ出力信号波形の直
流レベルが変化するだけであり、クランプ回路でクラン
プした後のコンバーゼンス補正信号の直流レベルは変化
せず、メモリ内のコンバーゼンス補正データの正の方向
の最大値と負の方向の最大値は共にディジタルデータで
表現できる範囲に対しほぼ同じ程度の余裕をもつことが
できる。

また静コンバーゼンスの調整および調節においては、
データ保持回路のデータの値を加減算することにより、
メモリ内のコンバーゼンス補正データの値を変更するこ
となく静コンバーゼンスの調整および調節が可能とな
り、ディジタルコンバーゼンス調整により生じる静コン
バーゼンス量のばらつきや、静コンバーゼンス調整や調
節による静コンバーゼンス補正量をコンバーゼンス補正
データとは別にすることができる。

〔実施例〕

以下、本発明の一実施例を図を用いて説明する。第１
図は、本発明の一実施例としてのディジタルコンバーゼ
ンス補正装置の基本構成を示すブロック図である。

同図において、１は水平帰線パルス（H.BLK）入力端
子、２は垂直帰線パルス（V.BLK）入力端子、３は水平
帰線パルスに同期したシステムクロックを形成する同期
発生回路（PLL回路）、４はメモリ５に記憶しているコ
ンバーゼンス補正データを読みだすためのアドレスをメ
モリ５へ出力するメモリ制御回路である。

メモリ５から出力されるコンバーゼンス補正データ
は、データ切換回路６を経てD/Aコンバータ（DAC）９に
入力されアナログ値に変換される。D/Aコンバータ９に
よりアナログ値に変換されたコンバーゼンス補正信号
は、デグリッチャおよび多重データの抽出を目的とした
サンプルホールド回路（S/H回路）10を介してローパス
フィルタ（LPF）11で補間される、補間されたコンバー
ゼンス補正信号はクランプ回路12により直流再生され、
電圧−電流変換を行うCYアンプ13を経て、プロジェクシ
ョンテレビの投射管を構成する陰極線管（CRT）15に設
置されたコンバーゼンスヨークCY14を駆動し、ラスタの
コンバーゼンス補正をおこなう。

ここで、垂直帰線パルスが入力端子２からパルス発生
回路７に入力されると、パルス発生回路７は入力された
垂直帰線パルスを用いてデータ切換回路６へデータ切換
パルス78およびクランプ回路12へクランプパルス79を発
生および出力し、データ切換パルス78はデータ切換回路
６がD/Aコンバータ９へ出力するデータをメモリ５が出
力するデータからデータ保持回路８が出力するデータに
切り換え、クランプパルス79はD/Aコンバータ９により
アナログ値に変換されたデータ保持回路８の出力データ
をクランプ回路12により、ある直流レベルとしてクラン
プし、以後、該レベルで直流再生を行う。

次に、パルス発生回路７について第２図，第３図を用
いて具体的に説明する。第２図は第１図のパルス発生回
路７の一具体例を示すブロック図であり、第３図は第２
図の各部の信号波形の垂直帰線期間における一タイミン
グ例を示す図で、垂直帰線パルスおよびＨパルス（水平
帰線パルス）等の波形は正論理で表現している。

第２図において、２は垂直帰線パルス入力端子、40は
水平帰線パルスもしくは水平帰線パルスに同期した水平
偏向周期のＨパルス入力端子、71はカウンタ、72はカウ
ンタ71の出力をデコードするデコード回路、73および76
はAND回路、74および75はフリップ・フロップ回路、77
はOR回路である。

端子２には第３図に示す垂直帰線区間がハイレベルで
ある垂直偏向周期の垂直帰線パルス（V.BLK）が入力さ
れ、AND回路73およびカウンタ71のロード入力端子
（Ｌ）に入力される。また、第２図の入力端子40には第
１図のメモリ制御回路４から出力された第３図に示すＨ
パルス（簡単のため立ち上がりのタイミングのみを示し
た。）が、カウンタ71のクロック入力端子（CK）とフリ
ップ・フロップ74および、75のクロック入力端子（CK）
に入力される。カウンタ71は垂直帰線パルスがハイレベ
ルとなるＨパルスの立ち上がりをカウントしその出力を
デコード回路72へ出力し、垂直帰線パルスがローレベル
のときにＨパルスに同期して初期値Ｋにセットされ、垂
直帰線パルスがハイレベルでイネーブル入力端子（Ｅ）
がローレベルのときにカウンタを停止する。

デコード回路72はカウンタ71のイネーブル入力端子
（Ｅ）およびAND回路73の入力端子へ出力し、第３図に
示すようにカウンタ71の値がＮになるとローレベルとな
る。これによりカウンタ71のカウントを停止させ、AND
回路73の出力は第３図に示す垂直帰線パルス（V.BLK）
とデコード回路72の出力とのANDを取るため垂直帰線パ
ルス（V.BLK）よりパルス幅が狭くなる。

AND回路73の出力はフリップ・フロップ74、および75
によりＨパルスをクロックとして順次シフトされ、フリ
ップ・フロップ74、および75の出力はAND回路76とOR回
路77へ出力してANDとORが取られ、AND回路76の出力78は
データ切換パルスとして第１図のデータ切換回路６へ出
力され、またOR回路77の出力79はクランプパルスとして
第１図のクランプ回路12へ出力される。

ここで垂直帰線パルスのパルス幅T_VPを水平偏向周期
をT_HとしたときＨパルスの数でＭ個で以下のような関係
にあるとき、 （Ｍ−１）×T_H＜T_VP≦Ｍ×T_H 第２図のカウンタ71のカウント回数|N−K|を、２≦|N−
K|≦Ｍ−３とすることによりデータ切換パルスおよびク
ランプパルスは垂直帰線パルスの立ち上がりエッジより
時間的に遅延して立ち上がり、垂直帰線パルスの立ち下
がりエッジより早く立ち下がるパルスになる。

すなわちビデオ信号の垂直帰線期間のブランキングが
終了するより早くデータ切換パルスおよびクランプパル
スは立ち下がることになり、第１図においてデータ切換
回路６がD/Aコンバータへ出力するデータをデータ保持
回路８が出力するデータからメモリ５に記憶されている
コンバーゼンス補正データに切り換えるので、コンバー
ゼンス補正が正常に行われていない状態での異常ラスタ
は画面上に現れず良好なコンバーゼンスが得られる。第
３図においてカウンタ71はアップカウンタとして扱って
いるがダウンカウンタでも良い。

また第８図はパルス発生回路７の別の具体例を示す回
路図である。すなわち、カウンタのキャリー（ボロー）
出力を使用した例で、カウンタ71のキャリー出力（Co）
をNOT回路721に入力し、NOT回路721の出力が第２図のデ
コード回路72の代りにカウンタ71のイネーブル入力端子
（Ｅ）およびAND回路73へ出力している。第８図のカウ
ンタ71のキャリー出力は、例えばカウンタ71が4bitのバ
イナリーアップカウンタの場合、16進数で（Ｆ）₁₆とな
ったときにハイレベルとなる。したがって垂直帰線期間
における第８図のNOT回路721の出力は、第２図のデコー
ド回路72と同様の動作が可能になるので、第２図のデコ
ード回路72が第８図のカウンタ71のキャリー出力（Co）
とNOT回路721に置き換わることになり、回路規模が小さ
くできる。

次に、第１図におけるデータ切換回路６およびデータ
保持回路８について第４図を用いて具体例を説明する。

第４図のメモリ５には、１フレーム周期もしくは１垂
直偏向周期分に相当するコンバーゼンス補正データをRG
Bの水平方向および垂直方向６チャンネル分とクランプ
時にD/Aコンバータへ出力するRGBの水平方向および垂直
方向６チャンネル分の静コンバーゼンスデータが、ある
特定のアドレスに記憶されている。

ここで特定アドレスは、例えば垂直帰線期間のデータ
切換パルスによってデータセレクタ61,63,65が出力する
データをレジスタ81〜86からのデータに切り換えている
ときにメモリ制御回路４がメモリ５に出力するアドレス
や、メモリ５にコンバーゼンス補正データが記憶されて
いるアドレス以外のアドレスなどで、垂直帰線期間のデ
ータ切換パルスによりデータセレクタ61,63,65がD/Aコ
ンバータへ出力するデータをレジスタ81〜86から出力す
るデータへ切り換えているときにメモリ制御回路４が前
記アドレスを出力し、レジスタ81〜86が静コンバーゼン
スデータを取り込むときにD/Aコンバータが異常な補正
信号を出力することのないタイミングに選ぶ。

第４図において、メモリ５からRGBの水平方向および
垂直方向のコンバーゼンス補正データが時分割で出力
し、データセレクタ61にＲの水平方向および垂直方向の
コンバーゼンス補正データを、またデータセレクタ63に
Ｇの水平方向および垂直方向のコンバーゼンス補正デー
タを、またデータセレクタ65にＢの水平方向および垂直
方向のコンバーゼンス補正データをそれぞれ時分割で出
力する。

データ保持回路であるレジスタ81〜86それぞれに対応
するある特定のアドレスのデータがメモリ５から出力さ
れるときは、第１図のメモリ制御回路４よりレジスタ81
〜86へデータ取り込みパルスを出力し、レジスタ81には
Ｒの水平方向の静コンバーゼンスデータを、レジスタ82
にはＲの垂直方向の静コンバーゼンスデータを、レジス
タ83にはＧの水平方向の静コンバーゼンスデータを、レ
ジスタ84にはＧの垂直方向の静コンバーゼンスデータ
を、レジスタ85にはＢの水平方向の静コンバーゼンスデ
ータを、レジスタ86にはＢの垂直方向の静コンバーゼン
スデータを、メモリ５から取り込み、それぞれレジスタ
81および82はデータセレクタ61へ出力し、レジスタ83お
よび84はデータセレクタ63へ、またレジスタ85および86
はデータセレクタ65へ出力する。

データセレクタ61,63,65は、D/Aコンバータへ出力す
るデータを、垂直帰線期間内において、第１図のパルス
発生回路７より出力されるデータ切換えパルスによって
メモリ５より出力される水平方向と垂直方向の時分割さ
れたコンバーゼンス補正データから、データレジスタ81
〜86より出力する静コンバーゼンスデータに切り換え、
それぞれデータセレクタ61はレジスタ81と82を、データ
セレクタ63はレジスタ83と84を、データセレクタ65はレ
ジスタ85と86の静コンバーゼンスデータをメモリ５から
の時分割データと同様に交互に切り換えD/Aコンバータ
へ出力する。D/Aコンバータは入力されたデータをアナ
ログ波形に変換した後、S/H回路で時分割信号の抽出お
よびデグリッチャを行い、LPFでコンバーゼンス補正信
号を補間した後クランプ回路へ入力する。

第５図は、第１図の回路における各部信号波形、すな
わち垂直帰線期間における垂直帰線パルス２およびデー
タ切換パルス78、D/Aコンバータの入力データ69、クラ
ンプ回路12に入力されるコンバーゼンス補正信号120、
クランプパルス79の各信号波形およびタイミングの一例
を示した図である。

第５図において、コンバーゼンス補正信号120は垂直
帰線期間において、D/Aコンバータ９に入力されるデー
タ69がデータ切換パルス78によってデータ保持回路８に
保持されている静コンバーゼンスデータになっており、
前記静コンバーゼンスデータがD/Aコンバータにより一
定のアナログ値に変換されクランプ回路12へ出力され、
クランプ回路12は前記D/Aコンバータにより変換された
一定のアナログ値をクランプパルス79によりある一定の
直流レベルとしてクランプする。

第６図は、クランプパルスによってクランプする直流
レベルをGNDレベルとしたときの（ａ）クランプ前と、
（ｂ）クランプ後のコンバーゼンス補正信号の例を示し
ており、クランプ回路12は、第６図（ａ）クランプ前の
コンバーゼンス補正信号に、静コンバーゼンスデータの
アナログ値を加算し、第６図（ｂ）クランプ後のコンバ
ーゼンス補正信号に示すような波形として出力する。

したがって、クランプ後のコンバーゼンス補正信号
は、D/Aコンバータに入力するディジタルデータが表現
できるデータの範囲を超えるコンバーゼンス補正信号を
出力することができ、第６図（ｃ），（ｄ）に示すよう
に正の方向および負の方向ともそれぞれ倍の範囲まで出
力することが可能で、コンバーゼンス補正信号の直流成
分を別に分けることができるので、設計段階におけるコ
ンバーゼンス出力の直流成分のばらつきによるマージン
を考慮する必要がなく、ダイナミックレンジを大きくと
れ、ディジタルデータを有効に使用でき、量子化レベル
が小さくできる。

また第１図において、メモリ５からのコンバーゼンス
補正データとデータ保持回路８からの静コンバーゼンス
データは同一のD/Aコンバータより出力され、以降のCY
アンプ13までのアナログ回路を同じ信号線を通るので、
コンバーゼンス補正データと静コンバーゼンスデータの
間にはD/Aコンバータ以降のアナログ信号上でのゲイン
誤差は無いため、一垂直偏向周期もしくは一フレーム周
期分のコンバーゼンス補正データをすべてについて加減
算すると同時に、同じ値だけ静コンバーゼンスデータを
加減算することにより、クランプ後のコンバーゼンス補
正信号の直流レベルを変えること無くD/Aコンバータで
出力するコンバーゼンス補正信号の直流レベルを変える
ことができる。

したがってコンバーゼンス補正データの偏りによって
波形の正の方向もしくは負の方向の一方がオーバーフロ
ーするような場合は、コンバーゼンス補正データと静コ
ンバーゼンスデータを加算もしくは減算をおこないオー
バーフローを起こさなくすることが可能であり、D/Aコ
ンバータで出力できる範囲以上のコンバーゼンス補正信
号の信号波形をクリップすること無くCYアンプへ出力で
きるので、良好なコンバーゼンスが得られる。

また、静コンバーゼンス調整および調節のための回路
としては普通、可変抵抗器を用いて直流レベルを加える
とか、可変抵抗器の代わりにディジタルコンバーゼンス
補正装置内のD/Aコンバータとは別のD/Aコンバータを用
いて直流レベルを加えているのに対し、本発明ではD/A
コンバータの共用化をはかっているので静コンバーゼン
ス用D/Aコンバータは不要となり回路規模の低減がで
き、コスト低減できる。

また、静コンバーゼンス調整および調節時には、メモ
リ５の静コンバーゼンスデータが記憶されている特定の
アドレスのデータを変更すればよいので、コンバーゼン
ス補正データの一垂直周期全てのデータを変更する必要
がなく、変更に要する時間を少なくできる。

第７図は、第１図のデータ保持回路８が取り込む静コ
ンバーゼンスデータをメモリ５が出力する代わりにCPU
の出力とした例で、CPU50が静コンバーゼンスデータを
出力する信号線は、メモリ５から出力するコンバーゼン
ス補正データの信号線と別の信号線となっている。

第１図では、データ保持回路８が取り込む静コンバー
ゼンスデータはD/Aコンバータが出力するコンバーゼン
ス補正信号波形に影響を与えないように垂直帰線期間に
出力するが、第７図ではメモリ５から出力するコンバー
ゼンス補正データの信号線とCPU50が出力する信号線は
別々の信号線となっているので静コンバーゼンスデータ
とコンバーゼンス補正データは同期を取る必要がなく、
静コンバーゼンスデータの出力タイミングの制約はな
い。したがってデータ保持回路８に与える静コンバーゼ
ンスデータの取り込みパルスの生成回路は簡単な回路で
済む。また前記生成回路は高速性を必要としないので、
I/O等のインターフェースを内蔵するシングルチップマ
イコンを用いれば、前記生成回路より出力するパルスを
シングルチップマイコン内蔵のインターフェースから出
力することで代用することが可能となり、回路がさらに
簡単化できる。

〔発明の効果〕

本発明によれば、コンバーゼンス補正データの直流成
分を該補正データから分離でき、コンバーゼンス補正デ
ータと静コンバーゼンスデータとの間で直流成分の加減
算をすることにより、CYアンプへ入力するコンバーゼン
ス補正信号の直流レベルを変えること無くD/Aコンバー
タより出力するコンバーゼンス補正信号の直流レベルを
変えられるので、ディジタルデータの有効利用ができ、
回路設計の自由度を向上させたディジタルコンバーゼン
ス補正装置を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例の基本構成を示すブロック
図、第２図は第１図におけるパルス発生回路の一具体例
を示すブロック図、第３図はパルス発生回路の入出力パ
ルスのタイミングを示すタイミング図、第４図は第１図
におけるデータ切換回路およびデータ保持回路の一構成
例を示すブロック図、第５図は第１図の回路における垂
直帰線期間におけるコンバーゼンス補正信号およびその
他のタイミングの一例を示すタイミング図、第６図はク
ランプ回路の動作例を信号波形の一例で示した説明図、
第７図はデータ切換回路およびデータ保持回路の他の構
成例を示すブロック図、第８図はパルス発生回路の他の
具体例を示すブロック図、である。 符号の説明 １……水平帰線パルス、２……垂直帰線パルス、４……
メモリ制御回路、５……メモリ、６……データ切換回
路、７……パルス発生回路、８……データ保持回路、9,
91,93,95……D/Aコンバータ、12……クランプ回路、71
……カウンタ、72……デコード回路、73,76……AND回
路、74,75……フリップ・フロップ、77……OR回路、61,
63,65……データセレクタ、81〜86……レジスタ、50…
…CPU

───────────────────────────────────────────────────── フロントページの続き (72)発明者 亀 正広 埼玉県春日部市南栄町２番地３ 日立熱 器具株式會社春日部工場内 (72)発明者 大沢 通孝 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所家電研究所内 (72)発明者 尾関 考介 神奈川県横浜市戸塚区吉田町292番地 株式会社日立製作所横浜工場内 (56)参考文献 特開 昭61−78293（ＪＰ，Ａ) 特開 平２−105793（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 9/28

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】ラスタスキャン方式によるディスプレイ画
   面のコンバーゼンス補正装置において、 コンバーゼンス補正データを記憶するメモリと、静コン
   バーゼンスデータを保持する保持回路と、ラスタスキャ
   ンの垂直帰線期間に同期して該期間内でデータ切換パル
   ス及びクランプパルスを発生するパルス発生回路と、該
   パルス発生回路からデータ切換パルスを供給されると前
   記保持回路に保持されていた静コンバーゼンスデータを
   出力し、供給されないときは前記メモリから読み出した
   コンバーゼンス補正データを出力するデータ切換回路
   と、該データ切換回路からの出力データを入力されディ
   ジタル量からアナログ量に変換して出力するD/Aコンバ
   ータと、前記パルス発生回路からのクランプパルスによ
   り、そのとき前記D/Aコンバータから出力される静コン
   バーゼンスデータのアナログ信号相当の直流レベルを直
   流再生レベルとしてクランプするクランプ回路と、以
   後、前記D/Aコンバータから出力されるコンバーゼンス
   補正データのアナログ信号を該クランプ回路により直流
   レベル再生されて入力されることによりコンバーゼンス
   補正を行うコンバーゼンス補正手段と、を具備して成る
   ことを特徴とするディジタルコンバーゼンス補正装置。
2. 【請求項２】請求項１に記載のディジタルコンバーゼン
   ス補正装置において、前記保持回路に保持される静コン
   バーゼンスデータは、前記メモリの特定アドレスに記憶
   されたデータであるか、又は該メモリとは別の第２のメ
   モリに記憶されたデータであるか、又は別途設けたCPU
   から供給されるデータであることを特徴とするディジタ
   ルコンバーゼンス補正装置。
3. 【請求項３】請求項１又は２に記載のディジタルコンバ
   ーゼンス補正装置において、前記パルス発生回路から出
   力されるデータ切換パルスは前記垂直帰線期間よりも幅
   が狭く、前記パルス発生回路から出力されるクランプパ
   ルスは前記データ切換パルスよりも幅が狭く、かつ前記
   データ切換パルスの前側エッジは前記垂直帰線期間の前
   側エッジより遅いタイミングで、かつ該データ切換パル
   スの後側エッジは前記垂直帰線期間の後側エッジより早
   いタイミングで出力し、また前記クランプパルスの前側
   エッジは前記データ切換パルスの前側エッジより遅いタ
   イミングで、かつ該クランプパルスの後側エッジは前記
   データ切換パルスの後側エッジより早いタイミングで出
   力することを特徴とするディジタルコンバーゼンス補正
   装置。