JP2621260B2

JP2621260B2 - 画像の拡大縮小装置

Info

Publication number: JP2621260B2
Application number: JP31512187A
Authority: JP
Inventors: 敏伊藤
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1987-12-15
Filing date: 1987-12-15
Publication date: 1997-06-18
Anticipated expiration: 2012-06-18
Also published as: JPH01157671A

Description

【発明の詳細な説明】（産業上の利用分野）本発明は画像の拡大縮小装置に関し、特に画素信号の
重複および間引きを均一に行うことによって拡大・縮小
時の画像の劣化を押えた、画像の拡大縮小装置に関する
ものである。

（従来の技術）デジタル画像信号に対する拡大・縮小は、従来、画像
信号の一部を、該画像信号に対応し、かつ該画像信号に
同期した基準クロックを操作することによって、重複、
または間引くことによって実現されている。

たとえば、従来の拡大縮小回路においては、画像信号
に対応した一走査分の基準クロックをｍクロックごとに
区切り、このクロックを、拡大の場合は、始めの（ｍ−
ｎ）クロックをそのまま出力し、残りのｎクロックは１
クロックあたりｘクロックづつ出力することにより重複
させ、（ｍ＋ｎ（ｘ−１））/m倍に拡大させている。

一方、縮小の場合は始めの（ｍ−ｎ）クロックをその
まま出力し、残りのｎクロックは出力しないことにより
間引きし、（ｍ−ｎ）/m倍に縮小させている。

第４図は拡大縮小回路を適用した画像信号の重複間引
き回路の一例を示すブロック図であり、第５図は従来技
術による画像信号の重複間引き方法を示した説明図であ
る。

第４図において、21は拡大縮小回路、22はFIFO（FIRS
T IN−FIRST OUT）である。該FIFO22は書込みクロック
（W/CLK）に同期して入力される画像信号（W/DATA）
を、読み出しクロック（R/CLK）に同期して読出し、該
画像信号（R/DATA）を出力するバッファである。また、
V1は画像信号、CL1は画像信号に同期した基準クロッ
ク、V2は重複または間引きが施された画像信号、CL2
は、前記CL1に、クロックの付加または間引きを施した
クロック、CL3はレーザプリンタなどの出力装置からの
画像信号読出しクロックである。

第４図および第５図において、画像信号を120％に拡
大する場合は、第４図の拡大縮小回路21は、たとえば第
５図（ａ）に示されるように10クロックごとに区切られ
た基準クロックCL1を、始めの８クロックはそのまま出
力し、残りの２クロックは、１クロックあたり１クロッ
クづつ付加させることによって計12クロックに変換して
出力する。

前記CL2は、該変換されたクロックを示している。

FIFO22にはCL2に同期して画像信号が蓄積され、画像
信号読出しクロックCL3に同期して出力される。

その結果、該FIFO22からは、第５図（ａ）のV2に示さ
れているような、重複が施された画像信号が出力され
る。

一方、画像信号を80％に縮小する場合は、前記拡大縮
小回路21は、同図（ｂ）に示されるように、10クロック
ごとに区切られたCL1を、始めの８クロックはそのまま
出力し、残りの２クロックは出力せず間引くことによっ
て計８クロックに変換して出力する。該変換されたCL2
がFIFO22に入力すると、該FIFOは前記と同様に、該CL2
に同期して画像信号を蓄積する。次いで、該FIFO22に蓄
積された画像信号が画像信号読出しクロックCL3に同期
して読み出されると、80％に縮小された画像信号V2が得
られる。

しかし、上記した簡単な拡大縮小方法においては、拡
大・縮小のための制御回路は比較的簡単に構成できるも
のの、重複、間引きの箇所が一箇所に集中するため、拡
大・縮小後における画面に歪みが生じ、特に部分的な拡
大により再現された画像においてはその傾向が顕著であ
った。

そこで最近では、画素の重複、間引きを均一に行わせ
るために、割算回路、および多数のカウンタを用いて、
拡大・縮小率に応じて一定間隔ごとにクロックを付加あ
るいは間引く方法が開発されている。

第６図は、画像信号の均一な重複、間引き方法を示し
た説明図である。

この方法では、たとえば画像信号を120％に拡大した
い場合、前記割算回路（図示せず）を用いて、CL1が何
クロック入力されるごとに１クロックあるいは数クロッ
クを付加するべきかを次式を用いて演算し、算出する。

1/（120％−100％）＝５クロックここで、多数のカウンタによって構成される基準クロ
ック制御回路（図示せず）は、上記の演算結果をもと
に、同図（ａ）に示されるようにCL1が５クロック入力
されるごとに１クロックづつ付加し、付加を施したあと
のクロックを新たな基準クロック（CL2）として出力す
る。

また、画像信号を80％に縮小したい場合は、前記と同
様に、前記割算回路においてCL2が何クロック入力され
るごとに１クロックを間引くかを次式を用いて演算し、
算出する。

1/（100％−50％）＝２クロック基準クロック制御回路では、上記の計算結果をもと
に、同図（ｂ）に示されるようにCL1が２クロック入力
されるごとに１クロックづつ間引き、間引きを施したあ
とのクロックを新たな基準クロック（CL2）として出力
する。

（発明が解決しようとする問題点）上記した従来技術は、次のような問題点を有してい
た。

すなわち、上記した拡大・縮小率に応じて一定間隔ご
とにクロックを付加あるいは間引く方法では、たとえば
画像信号を99.9％に縮小したい場合、該カウンタにおい
ては、基準クロックを1000カウントごとに一クロックを
間引くために、10ビットのカウンタが必要となる。同様
に99.99％に縮小したい場合は14ビットのカウンタが必
要となる。

さらに、上記したCL1が何クロック入力されるごとに
１クロックを間引くかの算出式において、その算出結果
に端数が生じた場合、例えば画像を70％に縮小する場合
等では、上記した計算式は 1/（100％−70％）＝3.3クロックとなり、一走査中において、３クロックあるいは４クロ
ックごとの間引きを適宜選択して行わなければならず、
そのための選択出力が必要となり回路が複雑になるとい
う問題があった。

本発明の目的は、以上に述べた問題点を解決した、画
像の拡大縮小装置を提供することにある。

（問題点を解決するための手段および作用）前記の問題点を解決するために、本発明は、画像信号
に同期した基準クロックと、これより周波数の高い付加
クロックとを用いて拡大および縮小のいずれかのための
クロックを出力する手段を有する拡大縮小装置におい
て、拡大、縮小倍率、および該倍率の倍率精度を設定する
倍率条件設定手段と、基準クロックにクロックを付加するか、あるいは該基
準クロックに間引きを施すか否かの判定を、該基準クロ
ックに同期して逐一行う判定手段と、該判定結果に基づいて制御される、前記基準クロック
と付加クロックとを入力するゲート手段とを具備した点
に特徴がある。

このように、基準クロックにクロックを付加するか、
該基準クロックに間引きを施すか否かの判断を、基準ク
ロックに同期して逐一判断するようにしたので、簡単な
回路構成によって、画素信号の重複および間引きを均一
に行うことができるようになるという作用効果を生じさ
せることができる。

（実施例）以下に、図面を参照して、本発明を詳細に説明する。

第１図は、本発明の一実施例の拡大縮小装置のブロッ
ク図である。

第１図において、１はマイクロプロセッサ等（図示せ
ず）から倍率指定データを保持するレジスタである。２
は1/倍率精度で表される基準データを、2ⁿで表される整
数に変換し、新たな基準データとして記憶する記憶手段
である。３は前記倍率指定データに前記2ⁿで表される基
準データを掛け、その値を目標データとして記憶する掛
算器である。

なお、前記マイクロプロセッサが前記倍率指定データ
と基準データとの掛算を実施し、その結果をレジスタ１
に記憶させるようにすれば、該掛算器３は省略できる。

CLK1は、画像信号に同期した基準クロックである。CL
K2はCLK1の１周期内にＸパルスを有する付加クロックで
ある。CLK3はクロックの付加あるいは間引きが施された
出力クロックである。6,7は振幅比較器であり、入力端
子Ａ、Ｂに入力されるデータＤとＭとの大きさを比較
し、Ｄ＞Ｍの場合はＡ＞Ｂ端子の出力が“H"レベル、Ｄ
＜Ｍの場合はＡ＜Ｂ端子の出力が“L"レベル、Ｄ＝Ｍの
場合は両端子の出力が“L"レベルになる。4,5は加算
器、8,9はラッチ回路であり、該加算器4,5およびラッチ
回路8,9は一走査の開始ごとにリセットされる。また、1
0はNAND回路、11,12はAND回路、13はOR回路である。

第２図は、上記の構成を有する本実施例の拡大縮小装
置において、拡大処理を実施した場合のタイミングチャ
ートである。

第２図において、V1はCLK1に同期した画像信号であ
る。

第１図および第２図において、倍率精度を0.5％ステ
ップとして、157.5％に拡大する場合、レジスタ１には
倍率指定データとして1.575がセットされる。記憶手段
２には、1/0.5％＝200であることから、200に近い2ⁿ値
として2⁸＝256で基準データＤとしてセットされる。掛
算器３では、前記倍率指定データと前記基準データとの
掛算が行われ、1.575×256＝403が目標データＭとして
保持される。比較器６では前記基準データＤ（256）と
前記目標データＭ（403）との大きさが比較され、この
場合はＡ＜Ｂ端子出力S2が“H"レベル、Ａ＞Ｂ端子出力
S1が“L"レベルとなり、NAND回路10の出力S10は常に
“H"レベルとなる。

また、記憶手段２から出力された前記基準データＤは
加算器４に入力される。ここで、ラッチ手段８は走査毎
にリセットされ、その時のＱ出力S4は０であることか
ら、加算器４の出力S5は256となっている。

同様に、掛算器３から出力された目標データＭは加算
器５に入力されており、ラッチ手段９のＱ出力S6は０、
加算器５の出力S7は403となっている。

ここで、時刻T0においてCLK1が入力されると、該CLK1
はラッチ手段９のCK端子に入力される。該ラッチ手段９
では、時刻T1における前記CLK1の立下がりにより、前記
加算器５の出力S7（403）がラッチされ、該ラッチ手段
９の出力S6は403となる。

一方、該CLK1は、上記したようにNAND回路10の出力が
常に“H"レベルであるため、AND回路11、OR回路13を通
ってラッチ手段８のCK端子に入力される。

該ラッチ手段８では、前記時刻T1におけるCLK1の立下
がりにより、前記加算器４の出力S5（256）がラッチさ
れ、該ラッチ手段８の出力S4は256となる。

このとき、ラッチ手段８の出力S4（256）とラッチ手
段９の出力S6（403）とは比較器７で比較され、Ａ＞Ｂ
端子出力S8は“L"レベル、Ａ＜Ｂ端子出力S9は“H"レベ
ルとなる。したがって、AND回路12では入力S2、S9が共
に“H"レベルとなるので、時刻T2においてCLK2がAND回
路12およびOR回路13を通してラッチ手段８のCLK端子に
入力される。このとき、該ラッチ手段８のＤ入力には、
記憶手段２から出力された前記基準データＤ（256）と
ラッチ手段８の出力S4（256）とが加算された結果、す
なわち512が入力されており、この値は時刻T3における
前記CLK2の立下がりにより該ラッチ手段８にラッチされ
る。

この結果、時刻T3における比較器７のＡ＜Ｂ端子出力
S9は“L"レベルとなるので、前記CLK2のＸパルスのうち
の２パルス以後はAND回路12で阻止され出力されない。
したがって、前記OR回路13を通って出力されるCLK3はCL
K1の１周期中に２パルスを有するクロックとなる。

つぎのCLK1では、上記と同様にラッチ手段９の出力S6
は806となり、ラッチ手段８の出力S4（768）と比較され
て、CLK1およびCLK2がCLK3として出力され、同時にラッ
チ手段８の出力S4を1024とする。

さらにつぎのCLK1では、ラッチ手段９の出力S6は1209
となり、ラッチ手段８の出力S4（1280）と比較され、比
較器７のＡ＜Ｂ端子出力S9は“L"レベルとなる。このた
め、CLK2はAND回路12によって阻止されCLK3に含まれな
い。

第７図は、前記・拡大処理における、CLK1に対する加
算器４の出力（S5）、加算器５の出力（S7）、比較器６
のＡ＜Ｂ端子出力（S2）、および出力クロックCLK3の関
係を示したものである。

該第７図の出力クロックCLK3において、CLK1＋CLK2に
対応する画素が重複して出力される画素になることは明
らかであろう。

本実施例では、入力クロック（CLK1）数40に対する出
力クロック（CLK3）数は63となり、63/40＝1.575倍が達
成される。

つぎに、縮小処理の場合について説明する。

第３図は、上記の構成を有する本発明の拡大縮小装置
において縮小処理を実施した場合のタイミングチャート
である。

第１図および第３図において、倍率精度を0.5％ステ
ップとして、62.5％に縮小処理する場合、レジスタ１に
は倍率指定データとして0.625がセットされる。記憶手
段２には上記した拡大の場合と同様に、256が基準デー
タＤとしてセットされる。掛算器３では、前記倍率指定
データと前記基準データとが掛算され、0.625×256＝16
0が目標データＭとして保持される。

このとき、比較器６では、前記基準データＤ（256）
と前記目標データＭ（160）との大きさが比較され、こ
の場合はＡ＞Ｂ端子出力S2が“H"レベル、Ａ＜Ｂ端子出
力S2が“L"レベルとなるので、AND回路12の出力は常に
“L"レベルとなる。したがって、縮小においては、CLK2
は該AND回路12によって常に阻止され、CLK3として出力
されることはない。

また、記憶手段２から出力された前記基準データＤは
加算器４に入力され、該加算器４の出力S5は256、ラッ
チ手段８のＱ出力S4は０となっている。

同様に、掛算器３から出力された前記目標データＭは
加算器５に入力されており、該加算器５の出力S7は40
3、ラッチ手段９のＱ出力S6は０となっている。

この時点において、ラッチ手段８のＱ出力S4およびラ
ッチ手段９のＱ出力S6は共に０となっているので、比較
器７の出力S8、S9は共に“L"レベルとなり、NAND回路10
の出力S10は“H"レベルとなっている。

時刻T0においてCLK1が入力されると、該CLK1はラッチ
手段９のCK端子に入力される。

該ラッチ手段９では、時刻T1における前記CLK1の立下
がりにより、前記加算器５の出力S7（160）がラッチさ
れ、該ラッチ手段９の出力はS6は160となる。

一方、該CLK1は、上記したようにNAND回路10の出力
が、“H"レベルであるため、AND回路11、OR回路13を通
って時刻T0においてCLK3として出力され、さらにラッチ
手段８のCK端子に入力される。

このとき、ラッチ手段８の出力S4（256）とラッチ手
段９の出力S6（160）とは比較器７で比較され、Ａ＞Ｂ
端子出力S8が“H"レベルとなり、さらに上記したように
比較器６の出力S1が“H"レベルとなっているので、NAND
回路10の出力S10は“L"レベルとなる。

つぎのCLK1が入力されると、該CLK1はラッチ手段９の
CK端子に入力されるが、上記したようにNAND回路10の出
力S10は“L"レベルであるため、AND回路11で阻止され、
CLK3としては出力されない。

ラッチ手段９では、上記と同様に時刻T4におけるCLK1
の立下がりにより、前記加算器５の出力S7（320）がラ
ッチされ、該ラッチ手段９の出力S6は320となる。

この時点において、該ラッチ手段９の出力S6（320）
とラッチ手段８の出力S4（256）とは比較器７で比較さ
れ、Ａ＞Ｂ端子出力S8が“L"レベルとなり、NAND回路10
の出力S10は“H"レベルとなる。

第８図は、前記縮小処理におけるCLK1に対する加算器
４の出力（S5）、加算器５の出力（S7）、比較器６のＡ
＞Ｂ端子出力（S1）、および出力クロックCLK3の関係を
示したものである。

該第８図の出力クロックCLK3において、CLK1が出力さ
れないときには、対応する画素が間引かれる画素になる
ことは明らかであろう。

本実施例では、入力クロック（CLK1）数40に対する出
力クロック（CLK3）数は25となり、25/40＝0.625倍が達
成される。

（発明の効果）以上の説明から明らかなように、本発明によれば、多
数のカウンタ、各種制御回路等を用いることなく、簡単
な回路構成によって、画素信号の重複および間引きを均
一に行うことができる。したがって、本発明によれば小
型かつ軽量で、信頼性の高い拡大縮小回路を提供できる
ようになる。

【図面の簡単な説明】

第１図は本発明の拡大縮小回路のブロック図である。第２図は、上記した本発明の拡大縮小装置において、拡
大を実施した場合のタイミングチャートである。第３図は、上記した本発明の拡大縮小装置において、縮
小を実施した場合のタイミングチャートである。第４図は拡大縮小装置を適用した画素信号重複間引き回
路のブロック図である。第５図は従来技術による画像信号の重複および間引き方
法を示した説明図である。第６図は画像信号の均一な重複および間引き方法を示し
た説明図である。第７図は、本発明の拡大縮小装置において、拡大を実施
した場合の、入力信号と出力信号との関係を示した図で
ある。第８図は、本発明の拡大縮小装置において、縮小を実施
した場合の、入力信号と出力信号との関係を示した図で
ある。１……レジスタ、２……記憶手段、３……掛算器、4,5
……加算器、6,7……比較器、8,9……ラッチ回路、10…
…NAND回路、11,12……AND回路、13……OR回路、21……
拡大縮小回路、22……FIFO

Claims

(57)【特許請求の範囲】

【請求項１】画像信号に同期した基準クロック（以下、
CLK1）と、該CLK1より周波数の高い付加クロック（以
下、CLK2）を用いて、拡大および縮小のいづれかの処理
を施すための出力クロック（以下、CLK3）を生成する画
像の拡大縮小装置において、倍率精度の逆数を設定する倍率精度設定手段と、設定された倍率と、前記倍率精度の逆数との積を保持す
る手段と、前記設定された倍率が、拡大倍率であるか縮小倍率であ
るかを判定する倍率判定手段と、前記倍率と前記倍率精度の逆数との積を、前記CLK1ごと
に積算する第１の加算手段と、前記倍率精度の逆数を、前記CLK3ごとに積算する第２の
加算手段と、前記第１の加算手段での積算値と、前記第２の加算手段
での積算値とを比較する比較手段と、前記倍率が拡大倍率の場合、および前記倍率が縮小倍率
であり、かつ前記比較手段において第１の加算手段での
積算値が第２の加算手段での積算値より大きいと判定さ
れた場合に、前記CLK1を出力する第１のゲート手段と、前記倍率が拡大倍率であり、前記比較的手段において第
１の加算手段での積算値が第２の加算手段での積算値よ
り大きいと判定された場合に、前記CLK2を出力する第２
のゲート手段とを具備したことを特徴とする画像の拡大
縮小装置。