JPH08202330A - 映像信号入力装置およびその制御方法 - Google Patents
映像信号入力装置およびその制御方法Info
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- JPH08202330A JPH08202330A JP7008428A JP842895A JPH08202330A JP H08202330 A JPH08202330 A JP H08202330A JP 7008428 A JP7008428 A JP 7008428A JP 842895 A JP842895 A JP 842895A JP H08202330 A JPH08202330 A JP H08202330A
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- Controls And Circuits For Display Device (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】
【目的】 パソコンの違いによるアナログ映像信号と水
平同期信号との位相のずれを自動的に調整する映像信号
入力装置、およびその制御方法を提供することを目的と
する。 【構成】 アナログ映像信号からディジタル映像信号に
変換する手段と、前記アナログ映像信号用の水平同期信
号を一定量ごとに遅延させ、入力に対し複数の遅延量を
有する信号を出力する多段タップ付きの遅延回路と、前
記ディジタル映像信号と予め準備された基準データとを
比較して誤差を算出し算出結果を得る手段と、前記算出
結果に応じて、前記遅延回路の複数の出力信号から一つ
の出力信号を選択する手段とを備える。また、別の構成
では、予め基準データを用意せず、アナログ映像信号を
変換して生成したディジタル映像信号を基準データとす
る手段を備える。
平同期信号との位相のずれを自動的に調整する映像信号
入力装置、およびその制御方法を提供することを目的と
する。 【構成】 アナログ映像信号からディジタル映像信号に
変換する手段と、前記アナログ映像信号用の水平同期信
号を一定量ごとに遅延させ、入力に対し複数の遅延量を
有する信号を出力する多段タップ付きの遅延回路と、前
記ディジタル映像信号と予め準備された基準データとを
比較して誤差を算出し算出結果を得る手段と、前記算出
結果に応じて、前記遅延回路の複数の出力信号から一つ
の出力信号を選択する手段とを備える。また、別の構成
では、予め基準データを用意せず、アナログ映像信号を
変換して生成したディジタル映像信号を基準データとす
る手段を備える。
Description
【０００１】
【産業上の利用分野】本発明はパーソナルコンピュータ
ー（以後パソコンとする）等のアナログ映像信号を入力
してディジタル映像信号に変換するための映像信号入力
装置およびその制御方法装置に関する。
ー（以後パソコンとする）等のアナログ映像信号を入力
してディジタル映像信号に変換するための映像信号入力
装置およびその制御方法装置に関する。
【０００２】
【従来の技術】パソコンでは、モニターに出力される水
平同期信号とアナログ映像信号との位相誤差についてＮ
ＴＳＣ信号（テレビ信号）のような厳密な規格がないた
め同一の機種であっても前述した位相が異なるものが見
受けられる。このために発生する問題として図６を参照
して説明する。図６は従来の映像入力装置の入力部のブ
ロック図を示すものである。
平同期信号とアナログ映像信号との位相誤差についてＮ
ＴＳＣ信号（テレビ信号）のような厳密な規格がないた
め同一の機種であっても前述した位相が異なるものが見
受けられる。このために発生する問題として図６を参照
して説明する。図６は従来の映像入力装置の入力部のブ
ロック図を示すものである。
【０００３】パソコンから出力される水平同期信号５３
をフェース゛ト゛ロックト゛ ルーフ゜（ＰＬＬ）部５１に入力し、水平
同期信号５３に対しゲンロックをかけ、ＰＬＬ部５１よ
り得られるドットクロック５５を用いてパソコンからの
アナログ映像信号５２をＡ／Ｄ変換部５０によりディジ
タル映像信号５４に変換するものであるが、Ａ／Ｄ変換
する際、異なるパソコンＡ、パソコンＢにおいて水平同
期信号５３とアナログ映像信号５２との位相が異なるた
め、水平同期信号５３を元に生成されたドットクロック
５５とアナログ映像信号とのタイミングは例えば図７の
ようになる。
をフェース゛ト゛ロックト゛ ルーフ゜（ＰＬＬ）部５１に入力し、水平
同期信号５３に対しゲンロックをかけ、ＰＬＬ部５１よ
り得られるドットクロック５５を用いてパソコンからの
アナログ映像信号５２をＡ／Ｄ変換部５０によりディジ
タル映像信号５４に変換するものであるが、Ａ／Ｄ変換
する際、異なるパソコンＡ、パソコンＢにおいて水平同
期信号５３とアナログ映像信号５２との位相が異なるた
め、水平同期信号５３を元に生成されたドットクロック
５５とアナログ映像信号とのタイミングは例えば図７の
ようになる。
【０００４】図７では、パソコンＡからのアナログ映像
信号５２とＰＬＬ部５１で生成されたドットクロック５
５との位相差がＴ１、一方パソコンＢからのアナログ映
像信号５２とドットクロック５５との位相差がＴ２であ
ることを示している。このためにＡ／Ｄ変換部５０でア
ナログ映像信号５２をサンプリングする際のサンプリン
グ点がパソコンによって異ってしまう。
信号５２とＰＬＬ部５１で生成されたドットクロック５
５との位相差がＴ１、一方パソコンＢからのアナログ映
像信号５２とドットクロック５５との位相差がＴ２であ
ることを示している。このためにＡ／Ｄ変換部５０でア
ナログ映像信号５２をサンプリングする際のサンプリン
グ点がパソコンによって異ってしまう。
【０００５】
【発明が解決しようとする課題】このように従来の方法
では、あるパソコンに対しアナログ映像信号とドットク
ロックとの位相を調整してＡ／Ｄ変換部で安定にサンプ
リングが行なえるようにしても別のパソコンを接続する
とアナログ映像信号とドットクロックとの位相が変わっ
てしまうため再度位相の調整を行なわなければならなく
なる。
では、あるパソコンに対しアナログ映像信号とドットク
ロックとの位相を調整してＡ／Ｄ変換部で安定にサンプ
リングが行なえるようにしても別のパソコンを接続する
とアナログ映像信号とドットクロックとの位相が変わっ
てしまうため再度位相の調整を行なわなければならなく
なる。
【０００６】本発明は上記の欠点を解消するものでパソ
コンから出力されるアナログ映像信号とドットクロック
の位相を自動的に調整する映像信号入力装置、およびそ
の制御方法を提供することを目的とする。
コンから出力されるアナログ映像信号とドットクロック
の位相を自動的に調整する映像信号入力装置、およびそ
の制御方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明はこの目的を達成
するために、次の構成をとる。
するために、次の構成をとる。
【０００８】すなわち、本願第１の発明の映像信号入力
装置では、アナログ映像信号からディジタル映像信号に
変換する手段と、前記アナログ映像信号用の水平同期信
号を一定量ごとに遅延させ、入力に対し複数の遅延量を
有する信号を出力する多段タップ付きの遅延回路と、前
記ディジタル映像信号と予め準備された基準データとを
比較して誤差を算出し算出結果を得る手段と、前記算出
結果に応じて、前記遅延回路の複数の出力信号から一つ
の出力信号を選択する手段とを備える。
装置では、アナログ映像信号からディジタル映像信号に
変換する手段と、前記アナログ映像信号用の水平同期信
号を一定量ごとに遅延させ、入力に対し複数の遅延量を
有する信号を出力する多段タップ付きの遅延回路と、前
記ディジタル映像信号と予め準備された基準データとを
比較して誤差を算出し算出結果を得る手段と、前記算出
結果に応じて、前記遅延回路の複数の出力信号から一つ
の出力信号を選択する手段とを備える。
【０００９】また、本願第２の発明の映像信号入力装置
では、アナログ映像信号からディジタル映像信号に変換
する手段と、前記アナログ映像信号用の水平同期信号を
一定量ごとに遅延させ、入力に対し複数の遅延量を有す
る信号を出力する多段タップ付きの遅延回路と、前記ア
ナログ映像信号を変換して生成したディジタル映像信号
を基準データとする手段と、前記基準データを生成した
ディジタル映像信号とは異なる前記ディジタル映像信号
と前記基準データとを比較して誤差を算出し算出結果を
得る手段と、前記算出結果に応じて、前記遅延回路の複
数の出力信号から一つの出力信号を選択する手段を備え
る。
では、アナログ映像信号からディジタル映像信号に変換
する手段と、前記アナログ映像信号用の水平同期信号を
一定量ごとに遅延させ、入力に対し複数の遅延量を有す
る信号を出力する多段タップ付きの遅延回路と、前記ア
ナログ映像信号を変換して生成したディジタル映像信号
を基準データとする手段と、前記基準データを生成した
ディジタル映像信号とは異なる前記ディジタル映像信号
と前記基準データとを比較して誤差を算出し算出結果を
得る手段と、前記算出結果に応じて、前記遅延回路の複
数の出力信号から一つの出力信号を選択する手段を備え
る。
【００１０】
【作用】第１の発明において、アナログ映像信号として
一定の時間単位で繰り返される信号とし、この一定の時
間単位で繰り返される信号と同一のディジタル信号を基
準データとして持ち、水平同期信号を遅延して得られる
一つの出力信号に対し、前記アナログ映像信号を変換し
て生成されるディジタル映像信号と基準データとを逐次
比較し誤差を算出し、次にディジタル映像信号をシフト
させながら同様に基準データ列との誤差を算出して、誤
差が最小となった時の値をこの出力信号を選択したとき
の誤差とし、次に水平同期信号を遅延して得られる別の
出力信号に対しても同様の処理を行ない、最終的に最も
誤差が小さくなった時の出力信号を選択するものであ
る。
一定の時間単位で繰り返される信号とし、この一定の時
間単位で繰り返される信号と同一のディジタル信号を基
準データとして持ち、水平同期信号を遅延して得られる
一つの出力信号に対し、前記アナログ映像信号を変換し
て生成されるディジタル映像信号と基準データとを逐次
比較し誤差を算出し、次にディジタル映像信号をシフト
させながら同様に基準データ列との誤差を算出して、誤
差が最小となった時の値をこの出力信号を選択したとき
の誤差とし、次に水平同期信号を遅延して得られる別の
出力信号に対しても同様の処理を行ない、最終的に最も
誤差が小さくなった時の出力信号を選択するものであ
る。
【００１１】第２の発明において、アナログ映像信号と
して水平ラインごとに同一の信号とし、水平同期信号を
遅延して得られる一つの出力信号に対し、アナログ映像
信号の任意の水平ラインの信号（但し、ブランキング期
間を除く）を変換して生成したディジタル映像信号を基
準データとし、前記水平ラインと異なる水平ラインの信
号を変換して生成したディジタル映像信号と前記基準デ
ータとを比較して誤差を算出し、次に水平同期信号を遅
延して得られる別の出力信号に対しても同様の処理を行
ない、最終的に最も誤差が小さくなった時の出力信号を
選択するものである。
して水平ラインごとに同一の信号とし、水平同期信号を
遅延して得られる一つの出力信号に対し、アナログ映像
信号の任意の水平ラインの信号（但し、ブランキング期
間を除く）を変換して生成したディジタル映像信号を基
準データとし、前記水平ラインと異なる水平ラインの信
号を変換して生成したディジタル映像信号と前記基準デ
ータとを比較して誤差を算出し、次に水平同期信号を遅
延して得られる別の出力信号に対しても同様の処理を行
ない、最終的に最も誤差が小さくなった時の出力信号を
選択するものである。
【００１２】また、第２の発明において、水平同期信号
を遅延して得られる一つの出力信号に対し、アナログ映
像信号として静止画像を用い、ある時刻に入力されたア
ナログ映像信号変換して生成したディジタル映像信号を
基準データとし、前記時刻と異なる時刻の信号を変換し
て生成したディジタル映像信号と前記基準データ列とを
比較して誤差を算出し、次に水平同期信号を遅延して得
られる別の出力信号に対しても同様の処理を行ない、最
終的に最も誤差が小さくなった時の出力信号を選択する
ものである。
を遅延して得られる一つの出力信号に対し、アナログ映
像信号として静止画像を用い、ある時刻に入力されたア
ナログ映像信号変換して生成したディジタル映像信号を
基準データとし、前記時刻と異なる時刻の信号を変換し
て生成したディジタル映像信号と前記基準データ列とを
比較して誤差を算出し、次に水平同期信号を遅延して得
られる別の出力信号に対しても同様の処理を行ない、最
終的に最も誤差が小さくなった時の出力信号を選択する
ものである。
【００１３】
【実施例】図１は本発明の実施例１による映像信号入力
装置の構成を示したブロック図である。図１において、
１はＡ／Ｄ変換部、２はメモリ部、３は遅延回路部、４
は選択部、５はＰＬＬ部、６はＤ／Ａ変換部、７はコン
トロール部、８は演算部である。
装置の構成を示したブロック図である。図１において、
１はＡ／Ｄ変換部、２はメモリ部、３は遅延回路部、４
は選択部、５はＰＬＬ部、６はＤ／Ａ変換部、７はコン
トロール部、８は演算部である。
【００１４】図２を参照しながら、図１の映像信号入力
装置の動作について説明する。基準データ２２としてＡ
１、Ａ２、Ａ３、・・・Ａｎのようなｎ個のデータと
し、この基準データを繰り返したディジタル信号列をパ
ソコン上で発生し、このディジタル信号列をアナログ信
号に変換し、変換されたアナログ信号をアナログ映像信
号９としてＡ／Ｄ変換部１に入力する。Ａ／Ｄ変換部１
でディジタル映像信号１１に変換された後、メモリ部２
に記録される。
装置の動作について説明する。基準データ２２としてＡ
１、Ａ２、Ａ３、・・・Ａｎのようなｎ個のデータと
し、この基準データを繰り返したディジタル信号列をパ
ソコン上で発生し、このディジタル信号列をアナログ信
号に変換し、変換されたアナログ信号をアナログ映像信
号９としてＡ／Ｄ変換部１に入力する。Ａ／Ｄ変換部１
でディジタル映像信号１１に変換された後、メモリ部２
に記録される。
【００１５】メモリ部２に記録されたディジタル映像信
号１１はコントロール部７で生成されるメモリ制御信号
１７によってメモリ出力信号１２としてＤ／Ａ変換部６
に入力されアナログ信号１３となってモニター等に送ら
れる。一方、水平同期信号２３は遅延回路部３に入力さ
れ一定時間ｔづつ遅延され、水平同期信号２３よりｔ時
間遅れた出力信号１０Ａ、２ｔ時間遅れた１０Ｂ、３ｔ
時間遅れた１０Ｃ、４ｔ時間遅れた１０Ｄ、・・・を生
成する。
号１１はコントロール部７で生成されるメモリ制御信号
１７によってメモリ出力信号１２としてＤ／Ａ変換部６
に入力されアナログ信号１３となってモニター等に送ら
れる。一方、水平同期信号２３は遅延回路部３に入力さ
れ一定時間ｔづつ遅延され、水平同期信号２３よりｔ時
間遅れた出力信号１０Ａ、２ｔ時間遅れた１０Ｂ、３ｔ
時間遅れた１０Ｃ、４ｔ時間遅れた１０Ｄ、・・・を生
成する。
【００１６】出力信号１０Ａ、１０Ｂ、１０Ｃ、１０
Ｄ、・・・は選択部４に入力されセレクト信号２１によ
り一つの出力信号１４が選択されＰＬＬ（Ｐｈａｓｅｄ
Ｌｏｃｋｅｄ Ｌｏｏｐ）部５への入力信号となる。
ＰＬＬ部では選択部４からの出力信号１４に対しゲンロ
ックをかけドットクロック１５、および映像信号入力装
置の基準信号となる水平同期信号２４を発生し、パソコ
ンからの垂直同期信号２５とともにコントロール部７に
入力し、Ａ／Ｄ制御信号１６、メモリ制御信号１７、Ｄ
／Ａ制御信号１８、演算部制御信号１９を生成する。
Ｄ、・・・は選択部４に入力されセレクト信号２１によ
り一つの出力信号１４が選択されＰＬＬ（Ｐｈａｓｅｄ
Ｌｏｃｋｅｄ Ｌｏｏｐ）部５への入力信号となる。
ＰＬＬ部では選択部４からの出力信号１４に対しゲンロ
ックをかけドットクロック１５、および映像信号入力装
置の基準信号となる水平同期信号２４を発生し、パソコ
ンからの垂直同期信号２５とともにコントロール部７に
入力し、Ａ／Ｄ制御信号１６、メモリ制御信号１７、Ｄ
／Ａ制御信号１８、演算部制御信号１９を生成する。
【００１７】まず、選択部４で選ばれた出力信号１４が
遅延回路部３の一つの出力信号１０Ａの場合について以
下の処理を行なう。
遅延回路部３の一つの出力信号１０Ａの場合について以
下の処理を行なう。
【００１８】この時、水平同期信号２３からｔ時間遅延
した信号を基準にＰＬＬ部５においてドットクロック１
５が生成され、このドットクロック１５によりＡ／Ｄ変
換部１で前述したアナログ映像信号９をサンプリング
し、図２に示すＢ１、Ｂ２、Ｂ３、・・・、Ｂｎの繰り
返し信号としてディジタル映像信号１１を得る。パソコ
ン上ではＡ１、Ａ２、Ａ３、・・・Ａｎのディジタル信
号列の繰り返された信号であるが、一旦、アナログ信号
になっているのでディジタル映像信号１１は完全にＢ
１、Ｂ２、Ｂ３、・・・、Ｂｎの繰り返し信号となら
ず、あるサイクルのＢ１と別のサイクルのＢ１とは誤差
を含んでいるため等しくなるとは限らないし、同様にＢ
２、Ｂ３・・・に対しても言えることであるが、図２で
は便宜上同じ記号で扱っている。
した信号を基準にＰＬＬ部５においてドットクロック１
５が生成され、このドットクロック１５によりＡ／Ｄ変
換部１で前述したアナログ映像信号９をサンプリング
し、図２に示すＢ１、Ｂ２、Ｂ３、・・・、Ｂｎの繰り
返し信号としてディジタル映像信号１１を得る。パソコ
ン上ではＡ１、Ａ２、Ａ３、・・・Ａｎのディジタル信
号列の繰り返された信号であるが、一旦、アナログ信号
になっているのでディジタル映像信号１１は完全にＢ
１、Ｂ２、Ｂ３、・・・、Ｂｎの繰り返し信号となら
ず、あるサイクルのＢ１と別のサイクルのＢ１とは誤差
を含んでいるため等しくなるとは限らないし、同様にＢ
２、Ｂ３・・・に対しても言えることであるが、図２で
は便宜上同じ記号で扱っている。
【００１９】このようにして得られたディジタル映像信
号１１をメモリ部２に記録し、コントロール部７のメモ
リ制御信号１７に基づいて１サイクル以上のデータ２０
を演算部８に入力し、これに対し、Ａ１、Ａ２、Ａ３、
・・・Ａｎの基準データ２２も演算部８に入力し、演算
部８ではデータ２０と基準データ２２を一つづつ比較し
てその誤差を算出する。この時、メモリ部２から読み出
すデータ２０の繰り返し信号のサイクルの先頭は分から
ないため取り合えず演算部８に取り込んだデータ２０と
基準データ２２を順番に比較する。このときのデータ比
較を図２の（１）で示す。
号１１をメモリ部２に記録し、コントロール部７のメモ
リ制御信号１７に基づいて１サイクル以上のデータ２０
を演算部８に入力し、これに対し、Ａ１、Ａ２、Ａ３、
・・・Ａｎの基準データ２２も演算部８に入力し、演算
部８ではデータ２０と基準データ２２を一つづつ比較し
てその誤差を算出する。この時、メモリ部２から読み出
すデータ２０の繰り返し信号のサイクルの先頭は分から
ないため取り合えず演算部８に取り込んだデータ２０と
基準データ２２を順番に比較する。このときのデータ比
較を図２の（１）で示す。
【００２０】図ではＡ１とＢ３、Ａ２とＢ４、・・・の
データを順次比較していることを示しており、このとき
の誤差をＫ１とする。誤差Ｋ１の算出の仕方は単純な差
の総和でもいいし、平均自乗誤差として算出してもよく
特定するものではない。次に（１）に対し基準データ２
２をサイクリックにシフトし（２）に示すようにＡ２と
Ｂ３、Ａ３とＢ４、・・・のデータを順次比較し誤差Ｋ
２を算出する。同様に順次基準データ２２をシフトし誤
差Ｋ１、Ｋ２、・・・Ｋｎを求め、その中で最も小さい
値を遅延回路部３の出力信号１０Ａを選択部４で選んだ
ときの誤差とする。
データを順次比較していることを示しており、このとき
の誤差をＫ１とする。誤差Ｋ１の算出の仕方は単純な差
の総和でもいいし、平均自乗誤差として算出してもよく
特定するものではない。次に（１）に対し基準データ２
２をサイクリックにシフトし（２）に示すようにＡ２と
Ｂ３、Ａ３とＢ４、・・・のデータを順次比較し誤差Ｋ
２を算出する。同様に順次基準データ２２をシフトし誤
差Ｋ１、Ｋ２、・・・Ｋｎを求め、その中で最も小さい
値を遅延回路部３の出力信号１０Ａを選択部４で選んだ
ときの誤差とする。
【００２１】次に演算部８で生成されるセレクト信号２
１を切り替え、遅延回路部３の出力信号１０Ｂが選択部
４で選ばれるようにし、出力信号１０Ａが選択された場
合と同じ処理を行ない、この時の誤差を求める。同様に
出力信号１０Ｃ、１０Ｄ、・・・の場合についても同じ
処理を行ない、算出された誤差の値で最も小さかった場
合の選択部４で選ばれていた遅延回路部３からの出力信
号を選択部４で選び、選択部４の出力信号１４として用
いる。
１を切り替え、遅延回路部３の出力信号１０Ｂが選択部
４で選ばれるようにし、出力信号１０Ａが選択された場
合と同じ処理を行ない、この時の誤差を求める。同様に
出力信号１０Ｃ、１０Ｄ、・・・の場合についても同じ
処理を行ない、算出された誤差の値で最も小さかった場
合の選択部４で選ばれていた遅延回路部３からの出力信
号を選択部４で選び、選択部４の出力信号１４として用
いる。
【００２２】また、前述した説明では、基準データ２２
をシフトしながらデータ比較を行なったが、基準データ
のかわりにメモリ部２からのデータ２０をシフトしても
よく結果はどちらも同じになる。
をシフトしながらデータ比較を行なったが、基準データ
のかわりにメモリ部２からのデータ２０をシフトしても
よく結果はどちらも同じになる。
【００２３】このように、実施例１では、パソコンで生
成した繰り返しのデータと同一のデータを１サイクル
分、映像入力装置の基準データとして持つことで、入力
されるアナログ映像信号を最適なポイントでサンプリン
グすることができ、予め決められた信号をパソコンから
送るだけで、あとは人が介在することなく自動的に水平
同期信号とアナログ映像信号の位相のずれを調整するこ
とができる。
成した繰り返しのデータと同一のデータを１サイクル
分、映像入力装置の基準データとして持つことで、入力
されるアナログ映像信号を最適なポイントでサンプリン
グすることができ、予め決められた信号をパソコンから
送るだけで、あとは人が介在することなく自動的に水平
同期信号とアナログ映像信号の位相のずれを調整するこ
とができる。
【００２４】図３は本発明の実施例２による映像信号入
力装置の構成を示したブロック図である。
力装置の構成を示したブロック図である。
【００２５】図３において、図１と異なるところは演算
部８に基準データ２２を入力しない点であり、あとは同
じ構成である。
部８に基準データ２２を入力しない点であり、あとは同
じ構成である。
【００２６】実施例２では２とおりの制御方法があり、
まず第１の方法について図４を参照して説明する。
まず第１の方法について図４を参照して説明する。
【００２７】各水平ラインのデータが同一になるような
ディジタル信号列をパソコン上で発生し、このディジタ
ル信号列をアナログ信号に変換し、変換されたアナログ
信号をアナログ映像信号９としてＡ／Ｄ変換部１に入力
する。Ａ／Ｄ変換部１でディジタル映像信号１１に変換
された後、メモリ部２に記録される。メモリ部２に記録
されたディジタル映像信号１１はコントロール部７で生
成されるメモリ制御信号１７によってメモリ出力信号１
２としてＤ／Ａ変換部６に入力されアナログ信号１３と
なってモニター等に送られる。
ディジタル信号列をパソコン上で発生し、このディジタ
ル信号列をアナログ信号に変換し、変換されたアナログ
信号をアナログ映像信号９としてＡ／Ｄ変換部１に入力
する。Ａ／Ｄ変換部１でディジタル映像信号１１に変換
された後、メモリ部２に記録される。メモリ部２に記録
されたディジタル映像信号１１はコントロール部７で生
成されるメモリ制御信号１７によってメモリ出力信号１
２としてＤ／Ａ変換部６に入力されアナログ信号１３と
なってモニター等に送られる。
【００２８】一方、水平同期信号２３は遅延回路部３に
入力され一時間量ｔづつ遅延され水平同期信号２３より
ｔ時間遅れた出力信号１０Ａ、２ｔ時間遅れた１０Ｂ、
３ｔ時間遅れた１０Ｃ、４ｔ時間遅れた１０Ｄ、・・・
を生成する。出力信号１０Ａ、１０Ｂ、１０Ｃ、１０
Ｄ、・・・は選択部４に入力されセレクト信号２１によ
り一つの出力信号１４が選択されＰＬＬ部５への入力信
号となる。ＰＬＬ部では選択部４からの出力信号１４に
対しゲンロックをかけドットクロック１５、および映像
信号入力装置の基準信号となる水平同期信号２４を発生
し、パソコンからの垂直同期信号２５とともにコントロ
ール部７に入力し、Ａ／Ｄ制御信号１６、メモリ制御信
号１７、Ｄ／Ａ制御信号１８、演算部制御信号１９を生
成する。
入力され一時間量ｔづつ遅延され水平同期信号２３より
ｔ時間遅れた出力信号１０Ａ、２ｔ時間遅れた１０Ｂ、
３ｔ時間遅れた１０Ｃ、４ｔ時間遅れた１０Ｄ、・・・
を生成する。出力信号１０Ａ、１０Ｂ、１０Ｃ、１０
Ｄ、・・・は選択部４に入力されセレクト信号２１によ
り一つの出力信号１４が選択されＰＬＬ部５への入力信
号となる。ＰＬＬ部では選択部４からの出力信号１４に
対しゲンロックをかけドットクロック１５、および映像
信号入力装置の基準信号となる水平同期信号２４を発生
し、パソコンからの垂直同期信号２５とともにコントロ
ール部７に入力し、Ａ／Ｄ制御信号１６、メモリ制御信
号１７、Ｄ／Ａ制御信号１８、演算部制御信号１９を生
成する。
【００２９】まず、選択部４で選ばれた出力信号１４が
遅延回路部３の一つの出力信号１０Ａの場合について以
下の処理を行なう。
遅延回路部３の一つの出力信号１０Ａの場合について以
下の処理を行なう。
【００３０】水平同期信号２３からｔ時間遅延した信号
を基準にＰＬＬ部５においてドットクロック１５が生成
され、このドットクロック１５によりＡ／Ｄ変換部１で
前述したアナログ映像信号９をサンプリングし、ディジ
タル映像信号１１を得る。パソコン上では各水平ライン
が全く同一の信号であるが、一旦、アナログ信号になっ
ているのでディジタル映像信号１１では各水平ラインの
信号が同じとならず、誤差を含んだものとなる。
を基準にＰＬＬ部５においてドットクロック１５が生成
され、このドットクロック１５によりＡ／Ｄ変換部１で
前述したアナログ映像信号９をサンプリングし、ディジ
タル映像信号１１を得る。パソコン上では各水平ライン
が全く同一の信号であるが、一旦、アナログ信号になっ
ているのでディジタル映像信号１１では各水平ラインの
信号が同じとならず、誤差を含んだものとなる。
【００３１】このようにして得られたディジタル映像信
号１１において、図４に示すように、水平ラインＬｎの
データがｎ１、ｎ２、ｎ３、・・・、水平ラインＬｍの
データがｍ１、ｍ２、ｍ３、・・・であるとする。コン
トロール部７で生成するメモリ制御信号１７により、ま
ず水平ラインＬｎのデータｎ１、ｎ２、ｎ３、・・・を
メモリ部２より順次読みだし出力信号２０として演算部
８の内部に蓄えておく。
号１１において、図４に示すように、水平ラインＬｎの
データがｎ１、ｎ２、ｎ３、・・・、水平ラインＬｍの
データがｍ１、ｍ２、ｍ３、・・・であるとする。コン
トロール部７で生成するメモリ制御信号１７により、ま
ず水平ラインＬｎのデータｎ１、ｎ２、ｎ３、・・・を
メモリ部２より順次読みだし出力信号２０として演算部
８の内部に蓄えておく。
【００３２】次に、水平ラインＬｍのデータｍ１、ｍ
２、ｍ３、・・・をメモリ部２より順次読みだし出力信
号２０として演算部８に入力する。演算部８では入力さ
れた水平ラインＬｎのデータを基準データとし、水平ラ
インＬｍのデータと順番に一つづつ比較してその誤差を
算出する。
２、ｍ３、・・・をメモリ部２より順次読みだし出力信
号２０として演算部８に入力する。演算部８では入力さ
れた水平ラインＬｎのデータを基準データとし、水平ラ
インＬｍのデータと順番に一つづつ比較してその誤差を
算出する。
【００３３】このときの誤差の算出の仕方は、実施例１
と同様、単純な差の総和でもいいし、平均自乗誤差とし
て算出してもよく特定するものではない。
と同様、単純な差の総和でもいいし、平均自乗誤差とし
て算出してもよく特定するものではない。
【００３４】次に演算部８で生成されるセレクト信号２
１を切り替え、遅延回路部３の出力信号１０Ｂを選択部
４で選び、出力信号１０Ａが選択された場合と同じ処理
を行ない、この時の誤差を求める。同様に出力信号１０
Ｃ、１０Ｄ、・・・の場合も同じ処理を行ない、算出さ
れた誤差の中で最も小さかった場合の遅延回路部３から
の出力信号を選択部４で選び、選択部４の出力信号１４
として用いる。
１を切り替え、遅延回路部３の出力信号１０Ｂを選択部
４で選び、出力信号１０Ａが選択された場合と同じ処理
を行ない、この時の誤差を求める。同様に出力信号１０
Ｃ、１０Ｄ、・・・の場合も同じ処理を行ない、算出さ
れた誤差の中で最も小さかった場合の遅延回路部３から
の出力信号を選択部４で選び、選択部４の出力信号１４
として用いる。
【００３５】上述の説明では、説明を簡単にするために
水平ラインＬｍと水平ラインＬｎのみの比較を行なった
が、更に多くのラインのデータを使って誤差を求めても
よいし、このとき基準データとして常に水平ラインＬｎ
のデータを用いる必要もなく、基準データを更新して使
用してもよい。
水平ラインＬｍと水平ラインＬｎのみの比較を行なった
が、更に多くのラインのデータを使って誤差を求めても
よいし、このとき基準データとして常に水平ラインＬｎ
のデータを用いる必要もなく、基準データを更新して使
用してもよい。
【００３６】次に、第２の制御方法について図５を参照
して説明する。ここでは、パソコン上で発生した静止画
像とし、この静止画像をアナログ信号に変換し、変換さ
れたアナログ信号をアナログ映像信号９として用いる。
第１の制御方法と同様、選択部４で遅延回路部３から得
られる出力信号１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、・・
・を順次切り替えて出力しながら、演算部８において、
データの比較を行ない、誤差を求め、求められた誤差の
値で最も小さい時の遅延回路部３の一つの出力信号を選
択部４で選び出力信号１４として使用する。
して説明する。ここでは、パソコン上で発生した静止画
像とし、この静止画像をアナログ信号に変換し、変換さ
れたアナログ信号をアナログ映像信号９として用いる。
第１の制御方法と同様、選択部４で遅延回路部３から得
られる出力信号１０Ａ、１０Ｂ、１０Ｃ、１０Ｄ、・・
・を順次切り替えて出力しながら、演算部８において、
データの比較を行ない、誤差を求め、求められた誤差の
値で最も小さい時の遅延回路部３の一つの出力信号を選
択部４で選び出力信号１４として使用する。
【００３７】次に、この場合の基準データ、および基準
データと比較するデータの生成について説明する。
データと比較するデータの生成について説明する。
【００３８】基準データとしては、ある時刻Ａにアナロ
グ映像信号９として入力され、ディジタル信号に変換さ
れたディジタル映像信号１１を用いる。図５においてａ
１１、ａ１２、ａ１３、・・・、ａ２１、ａ２２、ａ２
３、・・・、ａ３１、ａ３２、ａ３３、・・・で示して
いる。一方、基準データと比較するデータは、基準デー
タを得たのと同一の静止画像を用い、時刻Ａとは異なる
時刻Ｂにアナログ映像信号９として入力され生成された
ディジタル映像信号１１であり、図５ではｂ１１、ｂ１
２、ｂ１３、・・・、ｂ２１、ｂ２２、ｂ２３、・・
・、ｂ３１、ｂ３２、ｂ３３、・・・で示している。
グ映像信号９として入力され、ディジタル信号に変換さ
れたディジタル映像信号１１を用いる。図５においてａ
１１、ａ１２、ａ１３、・・・、ａ２１、ａ２２、ａ２
３、・・・、ａ３１、ａ３２、ａ３３、・・・で示して
いる。一方、基準データと比較するデータは、基準デー
タを得たのと同一の静止画像を用い、時刻Ａとは異なる
時刻Ｂにアナログ映像信号９として入力され生成された
ディジタル映像信号１１であり、図５ではｂ１１、ｂ１
２、ｂ１３、・・・、ｂ２１、ｂ２２、ｂ２３、・・
・、ｂ３１、ｂ３２、ｂ３３、・・・で示している。
【００３９】時刻Ａで入力されたディジタル映像信号１
１を一旦メモリ部２に記録し、メモリ制御信号１７によ
りメモリ部２から読み出され、演算部８の内部に基準デ
ータとして蓄えられる。一方、時刻Ｂで入力されたディ
ジタル映像信号１１もまたメモリ部２に一旦記録された
後、演算部８に送られ、ここでａ１１とｂ１１、ａ１２
とｂ１２、ａ１３とｂ１３、・・・と順次比較し誤差の
算出が行なわれる。
１を一旦メモリ部２に記録し、メモリ制御信号１７によ
りメモリ部２から読み出され、演算部８の内部に基準デ
ータとして蓄えられる。一方、時刻Ｂで入力されたディ
ジタル映像信号１１もまたメモリ部２に一旦記録された
後、演算部８に送られ、ここでａ１１とｂ１１、ａ１２
とｂ１２、ａ１３とｂ１３、・・・と順次比較し誤差の
算出が行なわれる。
【００４０】このように実施例２では基準データを映像
信号入力装置の内部に予め持っておく必要もなく、パソ
コン上で発生する信号も、第１の制御方法では水平ライ
ンがすべて同一の信号であればよく、第２の制御方法で
は静止画像でありさえすればよい。
信号入力装置の内部に予め持っておく必要もなく、パソ
コン上で発生する信号も、第１の制御方法では水平ライ
ンがすべて同一の信号であればよく、第２の制御方法で
は静止画像でありさえすればよい。
【００４１】
【発明の効果】以上説明したように、本発明による映像
入力装置、およびその制御方法では、どのようなパソコ
ンと接続しようとも、パソコンから出力される水平同期
信号とデータとの位相のずれを自動的に調整し、最適な
ポイントでパソコンの出力信号を映像入力装置に入力す
ることができる。
入力装置、およびその制御方法では、どのようなパソコ
ンと接続しようとも、パソコンから出力される水平同期
信号とデータとの位相のずれを自動的に調整し、最適な
ポイントでパソコンの出力信号を映像入力装置に入力す
ることができる。
【図１】本発明の実施例１における構成を示すブロック
図
図
【図２】実施例１における動作説明図
【図３】本発明の実施例２における構成を示すブロック
図
図
【図４】実施例２における第１の制御方法のための説明
図
図
【図５】実施例２における第２の制御方法のための説明
図
図
【図６】従来の映像入力装置における入力部の構成を示
すブロック図
すブロック図
【図７】従来の映像入力装置における課題を説明するた
めの信号波形図
めの信号波形図
１ Ａ／Ｄ変換部 ２ メモリ部 ３ 遅延回路部 ４ 選択部 ５ ＰＬＬ部 ７ コントロール部 ８ 演算部
Claims (5)
- 【請求項１】アナログ映像信号からディジタル映像信号
に変換する手段と、前記アナログ映像信号用の水平同期
信号を一定量ごとに遅延させ、入力に対し複数の遅延量
を有する信号を出力する多段タップ付きの遅延回路と、
前記ディジタル映像信号と予め準備された基準データと
を比較して誤差を算出し算出結果を得る手段と、前記算
出結果に応じて、前記遅延回路の複数の出力信号から一
つの出力信号を選択する手段を備えたことを特徴とする
映像信号入力装置。 - 【請求項２】一定の時間単位で繰り返されるデータをア
ナログ信号に変換した信号をアナログ映像信号とし、前
記アナログ映像信号をディジタル信号に変換して生成さ
れるディジタル映像信号をシフトさせながら予め準備さ
れた基準データと逐次比較し誤差を算出し、あるいは前
記ディジタル映像信号のかわりに前記基準データをシフ
トしながら前記ディジタル映像信号と逐次比較をして誤
差を算出し、前記誤差を算出する処理を前記シフト量を
替えた場合、および請求項１記載の遅延回路の複数の出
力信号を順次選択した場合について行ない、誤差が最小
となったときの前記遅延回路の一つの出力信号を選択す
るようにした特許請求の範囲請求項１に記載の映像信号
入力装置の制御方法。 - 【請求項３】アナログ映像信号を変換して生成したディ
ジタル映像信号を基準データとする手段を備えた請求項
１に記載の映像信号入力装置。 - 【請求項４】アナログ映像信号として水平ラインごとに
同一の信号とし、水平同期信号を遅延して得られる一つ
の出力信号に対し、アナログ映像信号の任意の水平ライ
ンの信号（但し、ブランキング期間を除く）を変換して
生成したディジタル映像信号を基準データとし、前記水
平ラインと異なる水平ラインの信号を変換して生成した
ディジタル映像信号と前記基準データとを比較して誤差
を算出し、次に前記水平同期信号を遅延して得られる別
の出力信号に対しても同様の処理を行ない、最も誤差が
小さくなった時の出力信号を選択するようにした請求項
３に記載の映像信号入力装置の制御方法。 - 【請求項５】アナログ映像信号として静止画像を用い、
水平同期信号を遅延して得られる一つの出力信号に対
し、ある時刻に入力されたアナログ映像信号変換して生
成したディジタル映像信号を基準データとし、前記時刻
と異なる時刻の信号を変換して生成したディジタル映像
信号と前記基準データとを比較して誤差を算出し、次に
水平同期信号を遅延して得られる別の出力信号に対して
も同様の処理を行ない、最も誤差が小さくなった時の出
力信号を選択する請求項３に記載の映像信号入力装置の
制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7008428A JPH08202330A (ja) | 1995-01-23 | 1995-01-23 | 映像信号入力装置およびその制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7008428A JPH08202330A (ja) | 1995-01-23 | 1995-01-23 | 映像信号入力装置およびその制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08202330A true JPH08202330A (ja) | 1996-08-09 |
Family
ID=11692861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7008428A Pending JPH08202330A (ja) | 1995-01-23 | 1995-01-23 | 映像信号入力装置およびその制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08202330A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847701A (en) * | 1997-06-10 | 1998-12-08 | Paradise Electronics, Inc. | Method and apparatus implemented in a computer system for determining the frequency used by a graphics source for generating an analog display signal |
| US5987624A (en) * | 1997-06-10 | 1999-11-16 | Paradise Electronics, Inc. | Method and apparatus for automatically determining signal parameters of an analog display signal received by a display unit of a computer system |
-
1995
- 1995-01-23 JP JP7008428A patent/JPH08202330A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847701A (en) * | 1997-06-10 | 1998-12-08 | Paradise Electronics, Inc. | Method and apparatus implemented in a computer system for determining the frequency used by a graphics source for generating an analog display signal |
| US5987624A (en) * | 1997-06-10 | 1999-11-16 | Paradise Electronics, Inc. | Method and apparatus for automatically determining signal parameters of an analog display signal received by a display unit of a computer system |
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