JP2523758B2 - コモンバスコントロ―ル回路 - Google Patents
コモンバスコントロ―ル回路Info
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Description
【発明の詳細な説明】 〔概要〕 コモンバスを経由したデータにより所望のシステムを
コントロールするコモンバスコントロール回路に関し、 コモンバスを経由した全データを一斉に転送すること
を目的とし、 コモンバスを経由するデータを記憶する複数のデータ
記憶手段と、該コモンバスを経由した、該複数のデータ
記憶手段にうち次に転送されるデータを記憶すべき一の
データ記憶手段を指定するアドレス情報を記憶するアド
レス情報記憶手段と、該アドレス情報記憶手段よりのア
ドレス情報に基づいて指定された前記一のデータ記憶手
段に、前記コモンバスを経由したデータを記憶させる制
御手段と、該複数のデータ記憶手段の記憶データを夫々
保持する保持手段と、該保持手段による保持動作を行な
わせるためのタイミング信号を全データ転送終了後出力
するタイミング信号発生手段とより構成する。
コントロールするコモンバスコントロール回路に関し、 コモンバスを経由した全データを一斉に転送すること
を目的とし、 コモンバスを経由するデータを記憶する複数のデータ
記憶手段と、該コモンバスを経由した、該複数のデータ
記憶手段にうち次に転送されるデータを記憶すべき一の
データ記憶手段を指定するアドレス情報を記憶するアド
レス情報記憶手段と、該アドレス情報記憶手段よりのア
ドレス情報に基づいて指定された前記一のデータ記憶手
段に、前記コモンバスを経由したデータを記憶させる制
御手段と、該複数のデータ記憶手段の記憶データを夫々
保持する保持手段と、該保持手段による保持動作を行な
わせるためのタイミング信号を全データ転送終了後出力
するタイミング信号発生手段とより構成する。
本発明はコモンバスコントロール回路に係り、特にコ
モンバスを経由したデータにより所望のシステムをコン
トロールするコモンバスコントロール回路に関する。
モンバスを経由したデータにより所望のシステムをコン
トロールするコモンバスコントロール回路に関する。
コモンバスコントロール方式を適用した従来のシステ
ム例として、第９図に示す如きディジタルテレビ信号処
理回路が知られている。同図中、入力端子１に入来した
NTSC方式カラー映像信号は、A/D変換器２によりアナロ
グ−ディジタル変換されてディジタルカラー映像信号
（複合映像信号）とされた後Y/C分離回路３に供給さ
れ、ここで公知の手段によりディジタル輝度信号とディ
ジタル色信号とに分離される。
ム例として、第９図に示す如きディジタルテレビ信号処
理回路が知られている。同図中、入力端子１に入来した
NTSC方式カラー映像信号は、A/D変換器２によりアナロ
グ−ディジタル変換されてディジタルカラー映像信号
（複合映像信号）とされた後Y/C分離回路３に供給さ
れ、ここで公知の手段によりディジタル輝度信号とディ
ジタル色信号とに分離される。
ディジタル輝度信号とディジタル色信号とは夫々Ｒ信
号用マトリクス回路４、Ｇ信号用マトリクス回路５及び
Ｂ信号用マトリクス回路６に並列に供給される。上記の
マトリクス回路4,5及び６は夫々次式のマトリクス演算
式に従って赤色信号（Ｒ信号）、緑色信号（Ｇ信号）及
び青色信号（Ｂ信号）のディジタル３原色信号を別々に
生成する。すなわち、 Ｒ＝Ｙ＋1.14×｛（Ｒ−Ｙ）sin（90°＋θ） ＋（Ｂ−Ｙ）cos（90°＋θ）｝ （１） Ｇ＝Ｙ＋0.7×｛（Ｒ−Ｙ）sin（235°＋θ） ＋（Ｂ−Ｙ）cos（235°＋θ）｝ （２） Ｂ＝Ｙ＋2.03×｛（Ｒ−Ｙ）sin（０°＋θ） ＋（Ｂ−Ｙ）cos（０°＋θ）｝ （３） で、Ｒ信号の復調利得は1.14,復調軸は90°、Ｇ信号の
復調利得は0.7,復調軸は235°、Ｂ信号の復調利得は2.0
3,復調軸は０°である。
号用マトリクス回路４、Ｇ信号用マトリクス回路５及び
Ｂ信号用マトリクス回路６に並列に供給される。上記の
マトリクス回路4,5及び６は夫々次式のマトリクス演算
式に従って赤色信号（Ｒ信号）、緑色信号（Ｇ信号）及
び青色信号（Ｂ信号）のディジタル３原色信号を別々に
生成する。すなわち、 Ｒ＝Ｙ＋1.14×｛（Ｒ−Ｙ）sin（90°＋θ） ＋（Ｂ−Ｙ）cos（90°＋θ）｝ （１） Ｇ＝Ｙ＋0.7×｛（Ｒ−Ｙ）sin（235°＋θ） ＋（Ｂ−Ｙ）cos（235°＋θ）｝ （２） Ｂ＝Ｙ＋2.03×｛（Ｒ−Ｙ）sin（０°＋θ） ＋（Ｂ−Ｙ）cos（０°＋θ）｝ （３） で、Ｒ信号の復調利得は1.14,復調軸は90°、Ｇ信号の
復調利得は0.7,復調軸は235°、Ｂ信号の復調利得は2.0
3,復調軸は０°である。
また、上式中θは一般のテレビ受像機でいう“色あ
い”調整量にあたり、数学的にはR,G及びＢの各原色信
号の復調軸の調整角度となる。
い”調整量にあたり、数学的にはR,G及びＢの各原色信
号の復調軸の調整角度となる。
（１）〜（３）式を更に調整すると Ｒ＝Ｙ＋（Ｒ−Ｙ）・｛1.14sin（90°＋θ）｝ ＋（Ｂ＋Ｙ）｛1.14cos（90°＋θ）｝ ＝Ｙ＋k1・（Ｒ−Ｙ）＋k2・（Ｂ−Ｙ） （４） Ｇ＝Ｙ＋（Ｒ−Ｙ）・｛0.7sin（235°＋θ）｝ ＋（Ｂ−Ｙ）｛0.7cos（235°＋θ）｝ ＝Ｙ＋k3・（Ｒ−Ｙ）＋k4・（Ｂ−Ｙ） （５） Ｂ＝Ｙ＋（Ｒ−Ｙ）・｛2.03sin（０°＋θ）｝ ＋（Ｂ−Ｙ）｛2.03cos（０°＋θ）｝ ＝Ｙ＋k5・（Ｒ−Ｙ）＋k6・（Ｂ−Ｙ） （６） となる。
マトリクス回路4,5及び６は夫々同一構成で、例えば
第10図に示す如き構成とされている。同図中、11はディ
ジタル色信号入力端子、12はディジタル輝度信号入力端
子である。ディジタル色信号は復調回路13により色差信
号（Ｒ−Ｙ）及び（Ｂ−Ｙ）の２信号に夫々復調され
る。ディジタル色差信号（Ｒ−Ｙ）はレジスタ14を通し
て乗算器15に供給される。また、これと同時にディジタ
ル色差信号（Ｂ−Ｙ）はレジスタ16を通して乗算器17に
供給される。
第10図に示す如き構成とされている。同図中、11はディ
ジタル色信号入力端子、12はディジタル輝度信号入力端
子である。ディジタル色信号は復調回路13により色差信
号（Ｒ−Ｙ）及び（Ｂ−Ｙ）の２信号に夫々復調され
る。ディジタル色差信号（Ｒ−Ｙ）はレジスタ14を通し
て乗算器15に供給される。また、これと同時にディジタ
ル色差信号（Ｂ−Ｙ）はレジスタ16を通して乗算器17に
供給される。
乗算器15,17は入力端子18,19よりの乗算定数と乗算を
行なって得た信号を加算器20へ出力する。上記の乗算定
数は、このマトリクス回路がＲ信号用の場合は（４）式
のk1，k2であり、Ｇ信号用の場合は（５）式のk3，k4で
あり、更にＢ信号用の場合は（６）式のk5，k6である。
行なって得た信号を加算器20へ出力する。上記の乗算定
数は、このマトリクス回路がＲ信号用の場合は（４）式
のk1，k2であり、Ｇ信号用の場合は（５）式のk3，k4で
あり、更にＢ信号用の場合は（６）式のk5，k6である。
加算器20より取り出されたディジタル信号は加算器21
に供給され、ここで前記ディジタル輝度信号と加算され
ることにより、（４）式で表わされるディジタルＲ信
号、（５）式で表わされるディジタルＧ信号、又は
（６）式で表わされるディジタルＢ信号とされて出力さ
れる。
に供給され、ここで前記ディジタル輝度信号と加算され
ることにより、（４）式で表わされるディジタルＲ信
号、（５）式で表わされるディジタルＧ信号、又は
（６）式で表わされるディジタルＢ信号とされて出力さ
れる。
上記の構成のマトリクス回路４〜６において、乗算定
数k1〜k6は第９図に示した中央処理装置（CPU）７にお
いて演算され、そのデータがデータ転送回路８及びコモ
ンバス９を夫々通して供給される。この乗算定数k1〜k6
は色あいを調整する毎に変化する。
数k1〜k6は第９図に示した中央処理装置（CPU）７にお
いて演算され、そのデータがデータ転送回路８及びコモ
ンバス９を夫々通して供給される。この乗算定数k1〜k6
は色あいを調整する毎に変化する。
上記のようなディジタルテレビ信号処理回路では、一
般にコモンバス９はシリアルデータ転送を基本としてお
り、転送速度が遅い。従って、乗算定数k1〜k6を瞬時に
変化させることは不可能である。このため、乗算定数k1
〜k6の切換わりの途中で全く意図していない乗算定数で
乗算されることになり、テレビ画面上に色あい切換り時
に極めて目障りなノイズが発生する。
般にコモンバス９はシリアルデータ転送を基本としてお
り、転送速度が遅い。従って、乗算定数k1〜k6を瞬時に
変化させることは不可能である。このため、乗算定数k1
〜k6の切換わりの途中で全く意図していない乗算定数で
乗算されることになり、テレビ画面上に色あい切換り時
に極めて目障りなノイズが発生する。
従来はこの切換わり時のノイズを放置しておくか、又
はテレビ画面に表示されないブランキング期間中にデー
タを転送してノイズを消すかしていた。
はテレビ画面に表示されないブランキング期間中にデー
タを転送してノイズを消すかしていた。
しかし、最近のシステムでは情報転送量が益々増加す
る傾向にあり、このため切換わり時のノイズの時間幅が
広くなったり、またブランキング期間中でデータを転送
しきれなくなってきた。
る傾向にあり、このため切換わり時のノイズの時間幅が
広くなったり、またブランキング期間中でデータを転送
しきれなくなってきた。
本発明は上記の点に鑑みてなされたもので、コモンバ
スを経由した全データを一斉に転送することができるコ
モンバスコントロール回路を提供することを目的とす
る。
スを経由した全データを一斉に転送することができるコ
モンバスコントロール回路を提供することを目的とす
る。
第１図は本発明の原理ブロック図を示す。同図中、25
はコモンバス、26はアドレス情報記憶手段、27は制御手
段、281〜28nはコモンバス25を経由するデータを記憶す
る複数のデータ記憶手段、29は複数のデータ記憶手段28
1〜28nの記憶データを別々にラッチする保持手段、30は
タイミング信号発生手段である。
はコモンバス、26はアドレス情報記憶手段、27は制御手
段、281〜28nはコモンバス25を経由するデータを記憶す
る複数のデータ記憶手段、29は複数のデータ記憶手段28
1〜28nの記憶データを別々にラッチする保持手段、30は
タイミング信号発生手段である。
アドレス情報記憶手段26は、データ記憶手段281〜28n
のうち次に転送されるデータを記憶すべき一のデータ記
憶手段を指定する。
のうち次に転送されるデータを記憶すべき一のデータ記
憶手段を指定する。
制御手段27はアドレス情報記憶手段26よりのアドレス
情報に基づき、コモンバス25を経由したデータを、指示
された一のデータ記憶手段に供給して記憶させる。
情報に基づき、コモンバス25を経由したデータを、指示
された一のデータ記憶手段に供給して記憶させる。
保持手段29はデータ記憶手段281〜28nの記憶データ
を、タイミング信号発生手段30の出力タイミング信号に
基づいて保持させる。
を、タイミング信号発生手段30の出力タイミング信号に
基づいて保持させる。
コモンバス25を経たデータは制御手段27により、デー
タ記憶手段281〜28nのうち所定の一のデータ記憶手段に
書込まれる。このようにして、全データがデータ記憶手
段281〜28nに記憶され終ると、タイミング信号発生手段
30よりタイミング信号が取り出されて保持手段29に供給
され、データ記憶手段281〜28nの各記憶データが保持さ
れる。
タ記憶手段281〜28nのうち所定の一のデータ記憶手段に
書込まれる。このようにして、全データがデータ記憶手
段281〜28nに記憶され終ると、タイミング信号発生手段
30よりタイミング信号が取り出されて保持手段29に供給
され、データ記憶手段281〜28nの各記憶データが保持さ
れる。
この保持手段29に保持されたデータはコモンバス25を
経たデータとして出力される。従って、データ記憶手段
281〜28nに記憶されるデータはどれか一つのデータ記憶
手段に記憶される毎に転送されるのではなく、すべての
データ記憶手段281〜28nへの記憶が終了してから一斉に
転送される。
経たデータとして出力される。従って、データ記憶手段
281〜28nに記憶されるデータはどれか一つのデータ記憶
手段に記憶される毎に転送されるのではなく、すべての
データ記憶手段281〜28nへの記憶が終了してから一斉に
転送される。
第２図は本発明の一実施例の回路系統図を示す。本実
施例の回路ブロックは第９図のディジタルテレビ信号処
理回路に適用した場合は、データ転送回路８とマトリク
ス回路４〜６との間のコモンバス９の系路中に設けられ
る。
施例の回路ブロックは第９図のディジタルテレビ信号処
理回路に適用した場合は、データ転送回路８とマトリク
ス回路４〜６との間のコモンバス９の系路中に設けられ
る。
第２図において、31はコモンバス9,25に相当するコモ
ンバスで、第９図に示したデータ転送回路８に相当する
コントローラ（図示せず）からのデータ、クロック、制
御信号ADDRESS/▲▼及び、前記タイミング信号
に相当するトリガ信号からなる４つのコントロール信号
を転送する。
ンバスで、第９図に示したデータ転送回路８に相当する
コントローラ（図示せず）からのデータ、クロック、制
御信号ADDRESS/▲▼及び、前記タイミング信号
に相当するトリガ信号からなる４つのコントロール信号
を転送する。
また、第２図中、32はインバータ、33,341〜343は夫
々AND回路、35はアドレスシフトレジスタ、36はアドレ
スデコーダで、AND回路33及びアドレスシフトレジスタ3
5は前記アドレス情報記憶手段26を構成し、またインバ
ータ32、AND回路341〜343及びアドレスデコーダ36は前
記制御手段27を構成する。
々AND回路、35はアドレスシフトレジスタ、36はアドレ
スデコーダで、AND回路33及びアドレスシフトレジスタ3
5は前記アドレス情報記憶手段26を構成し、またインバ
ータ32、AND回路341〜343及びアドレスデコーダ36は前
記制御手段27を構成する。
更に、371〜373は前記データ記憶手段281〜28nに相当
するデータシフトレジスタ（ここではｎ＝３の場合を示
してある）、381〜383は前記保持手段29に相当するデー
タラッチ回路である。
するデータシフトレジスタ（ここではｎ＝３の場合を示
してある）、381〜383は前記保持手段29に相当するデー
タラッチ回路である。
データラッチ回路381及び382の出力データは例えば前
記した乗算器15,17へ乗算定数として供給され、残りの
１つのデータラッチ回路383の出力データは他の用途に
供される。
記した乗算器15,17へ乗算定数として供給され、残りの
１つのデータラッチ回路383の出力データは他の用途に
供される。
次に第２図の動作について第３図及び第４図と共に説
明する。まず、コントローラからコモンバス31を介して
データシフトレジスタ381〜383のうち、データを書込む
べき一のデータレジスタを指定するためのアドレス情報
がシリアル転送される。
明する。まず、コントローラからコモンバス31を介して
データシフトレジスタ381〜383のうち、データを書込む
べき一のデータレジスタを指定するためのアドレス情報
がシリアル転送される。
すなわち、第３図にｂで示す如く、制御信号ADDRESS/
▲▼はハイレベル（High）なり、AND回路33を
ゲート「開」状態とすると共に、AND回路341〜343を夫
々ゲート「閉」状態とする。また、コモンバス31中のデ
ータバスを介して第３図にｃで示す如くアドレスデータ
がシリアルに転送され、このアドレスデータは第２図の
アドレスシフトレジスタ35,データレジスタ371〜373に
夫々供給される。
▲▼はハイレベル（High）なり、AND回路33を
ゲート「開」状態とすると共に、AND回路341〜343を夫
々ゲート「閉」状態とする。また、コモンバス31中のデ
ータバスを介して第３図にｃで示す如くアドレスデータ
がシリアルに転送され、このアドレスデータは第２図の
アドレスシフトレジスタ35,データレジスタ371〜373に
夫々供給される。
しかし、コモンバス31を転送される第３図にａで示し
た波形のクロックパルスは、上記のAND回路33及び341〜
343のうち、ゲート「開」状態とされているAND回路33の
みを通してアドレスシフトレジスタ35に供給されるの
で、アドレスシフトレジスタ35のみに上記のアドレスデ
ータｃがクロックパルスａに同期して書込まれ、かつ、
シフトされ、データレジスタ371〜373には書込まれな
い。
た波形のクロックパルスは、上記のAND回路33及び341〜
343のうち、ゲート「開」状態とされているAND回路33の
みを通してアドレスシフトレジスタ35に供給されるの
で、アドレスシフトレジスタ35のみに上記のアドレスデ
ータｃがクロックパルスａに同期して書込まれ、かつ、
シフトされ、データレジスタ371〜373には書込まれな
い。
これにより、アドレスシフトジレスタ35の例えば８ビ
ットの並列出力端子のうち１ビット目、２ビット目、３
ビット目及び８ビット目の出力端子の各出力信号は第３
図にd1，d2，d3及びd8で示す如く変化する。アドレスシ
フトレジスタ35の並列出力信号d1〜d8はアドレスデコー
ダ36に供給される。
ットの並列出力端子のうち１ビット目、２ビット目、３
ビット目及び８ビット目の出力端子の各出力信号は第３
図にd1，d2，d3及びd8で示す如く変化する。アドレスシ
フトレジスタ35の並列出力信号d1〜d8はアドレスデコー
ダ36に供給される。
アドレスデコーダ36は入力アドレスデータに基づき、
e1，e2及びe3で示す３ビットの並列出力端子のうち所定
の一の端子のみハイレベルの信号を出力する。ここで
は、データシフトレジスタ371〜373のうち371を指定す
るアドレスデータが入来したものとすると、第３図に示
す如く、e1，e2及びe3のうちe1のみがハイレベルとな
り、他の２つの信号e2，e3は夫々ローレベルのままとな
る。
e1，e2及びe3で示す３ビットの並列出力端子のうち所定
の一の端子のみハイレベルの信号を出力する。ここで
は、データシフトレジスタ371〜373のうち371を指定す
るアドレスデータが入来したものとすると、第３図に示
す如く、e1，e2及びe3のうちe1のみがハイレベルとな
り、他の２つの信号e2，e3は夫々ローレベルのままとな
る。
次に、信号e1がハイレベルになると共に、制御信号AD
DRESS/▲▼が第４図にｂで示す如くローレベル
（LOW）になり、かつ、データバスを介して第４図にｃ
で示す如きデータがシリアルに転送され始める。
DRESS/▲▼が第４図にｂで示す如くローレベル
（LOW）になり、かつ、データバスを介して第４図にｃ
で示す如きデータがシリアルに転送され始める。
このデータ情報入力時には制御信号ｂがローレベルだ
から、AND回路33がゲート「閉」状態になり、また前記
したように信号e1〜e3のうちここではe1のみがハイレベ
ルで他の信号e2及びe3は夫々ローレベルであるから、AN
D回路341のみがゲート「開」状態となり、AND回路342及
び343は夫々ゲート「閉」状態となる。
から、AND回路33がゲート「閉」状態になり、また前記
したように信号e1〜e3のうちここではe1のみがハイレベ
ルで他の信号e2及びe3は夫々ローレベルであるから、AN
D回路341のみがゲート「開」状態となり、AND回路342及
び343は夫々ゲート「閉」状態となる。
従って、上記のデータｃは、AND回路341を通してクロ
ックパルスａが供給されるデータレジスタ371のみに書
込まれ、かつ、クロックパルスａに同期してシフトされ
る。これにより、データレジスタ371の例えば８ビット
の並列出力端子のうち１ビット目、２ビット目及び８ビ
ット目の出力端子の各出力信号は第４図にf1，f2及びf3
で示す如く変化する。このデータシフトレジスタ371の
８ビット並列出力データはデータラッチ回路381に供給
される。
ックパルスａが供給されるデータレジスタ371のみに書
込まれ、かつ、クロックパルスａに同期してシフトされ
る。これにより、データレジスタ371の例えば８ビット
の並列出力端子のうち１ビット目、２ビット目及び８ビ
ット目の出力端子の各出力信号は第４図にf1，f2及びf3
で示す如く変化する。このデータシフトレジスタ371の
８ビット並列出力データはデータラッチ回路381に供給
される。
同様にして、データレジスタ372，373にも夫々所要の
データが書込まれる。
データが書込まれる。
全データの転送終了後、コントローラより第４図にｇ
で示す如くハイレベルとなるトリガ信号がコモンバス31
を介して入力され、このトリガ信号ｇの立上りエッジで
データラッチ回路381，382及び383は、データレジスタ3
71，372及び373の各出力データを夫々同時にラッチす
る。従って、データラッチ回路381，382及び383の各出
力データは第４図にh1，h2及びh3で示す如く同時に変化
する。
で示す如くハイレベルとなるトリガ信号がコモンバス31
を介して入力され、このトリガ信号ｇの立上りエッジで
データラッチ回路381，382及び383は、データレジスタ3
71，372及び373の各出力データを夫々同時にラッチす
る。従って、データラッチ回路381，382及び383の各出
力データは第４図にh1，h2及びh3で示す如く同時に変化
する。
このようにして、本実施例によれば、データシフトレ
ジスタ371〜373の各出力データを一旦そこに一時記憶
し、トリガ信号ｇというタイミング信号が入力された時
に、データラッチ回路381〜383に夫々データをラッする
ようにしたので、データラッチ回路381〜383より取り出
されるデータは同時に変化する。従って、従来のように
データシフトレジスタ371〜373に記憶する毎にすぐにそ
のデータを有効にしていたため、データが順次に変化す
るのでデータ切換わりで生じていたノイズは、本実施例
では一度に転送するデータ情報量が多くてもノイズが発
生することがない。
ジスタ371〜373の各出力データを一旦そこに一時記憶
し、トリガ信号ｇというタイミング信号が入力された時
に、データラッチ回路381〜383に夫々データをラッする
ようにしたので、データラッチ回路381〜383より取り出
されるデータは同時に変化する。従って、従来のように
データシフトレジスタ371〜373に記憶する毎にすぐにそ
のデータを有効にしていたため、データが順次に変化す
るのでデータ切換わりで生じていたノイズは、本実施例
では一度に転送するデータ情報量が多くてもノイズが発
生することがない。
次に、本発明の第２実施例について第５図乃至第８図
と共に説明する。第５図は本発明の第２実施例の回路系
統図を示す。同図中、第２図と同一構成部分には同一符
号を付し、その説明を省略する。
と共に説明する。第５図は本発明の第２実施例の回路系
統図を示す。同図中、第２図と同一構成部分には同一符
号を付し、その説明を省略する。
第５図において、40はコモンバスで、前記コモンバス
31と異なり、トリガ信号専用線は有していない。また、
41は前記タイミング信号発生手段30に相当する微分回路
で、アドレスデコーダ36から出力されるトリガアドレス
信号が供給される。
31と異なり、トリガ信号専用線は有していない。また、
41は前記タイミング信号発生手段30に相当する微分回路
で、アドレスデコーダ36から出力されるトリガアドレス
信号が供給される。
微分回路41は例えば第６図に示す如き構成とされてお
り、入力端子43より第７図Ａに示す入力信号が供給され
ると、その入力信号Ａを第６図の遅延回路44で時間τ遅
延して第７図にＢで示す遅延信号を得た後、インバータ
45で位相反転する。第６図のAND回路46はこのインバー
タ45の出力信号（第７図Ｃ）と入力信号（第７図Ａ）と
の論理積をとって、第７図Ｄに示す如く入力信号Ａの立
上りに同期して立上り、かつ、パルス幅τのパルスを微
分パルスとして出力する。
り、入力端子43より第７図Ａに示す入力信号が供給され
ると、その入力信号Ａを第６図の遅延回路44で時間τ遅
延して第７図にＢで示す遅延信号を得た後、インバータ
45で位相反転する。第６図のAND回路46はこのインバー
タ45の出力信号（第７図Ｃ）と入力信号（第７図Ａ）と
の論理積をとって、第７図Ｄに示す如く入力信号Ａの立
上りに同期して立上り、かつ、パルス幅τのパルスを微
分パルスとして出力する。
次に第５図の回路系統の動作について第８図を参照し
つつ説明する。まず、前記第１実施例と同様の方法でア
ドレス情報を転送する。次に前記第１実施例と同様の方
法でデータ情報を転送する。
つつ説明する。まず、前記第１実施例と同様の方法でア
ドレス情報を転送する。次に前記第１実施例と同様の方
法でデータ情報を転送する。
次にADDRESS/▲▼制御信号ｂが第８図に示す
如くハイレベルとされた後、トリガアドレス情報が第８
図にｃ′で示す如く入来され、アドレスシフトレジスタ
35を通してアドレスデコーダ36に供給される。
如くハイレベルとされた後、トリガアドレス情報が第８
図にｃ′で示す如く入来され、アドレスシフトレジスタ
35を通してアドレスデコーダ36に供給される。
アドレスデコーダ36は入力アドレスデータが特定の値
のトリガアドレス情報ｃ′であることを検出すると、第
８図にｉで示す如くハイレベルのトリガアドレス信号を
微分回路41へ出力する。これにより、微分回路41は前記
したようにこの入力トリガアドレス信号ｉの立上りに同
期して立上り、かつ、一定幅τのパルス（第８図にｊで
示す）を微分パルスとして出力する。この微分パルスｊ
はデータラッチ回路381，382及び383に夫々同時に供給
され、データシフトレジスタ371，372及び373よりの各
８ビット並列データを夫々同時にラッチさせる。従っ
て、データラッチ回路381，382及び383の各々からは第
８図にｋで示す如く、微分パルスｊの立上り直後から夫
々一斉に新有効データが切換え出力される。
のトリガアドレス情報ｃ′であることを検出すると、第
８図にｉで示す如くハイレベルのトリガアドレス信号を
微分回路41へ出力する。これにより、微分回路41は前記
したようにこの入力トリガアドレス信号ｉの立上りに同
期して立上り、かつ、一定幅τのパルス（第８図にｊで
示す）を微分パルスとして出力する。この微分パルスｊ
はデータラッチ回路381，382及び383に夫々同時に供給
され、データシフトレジスタ371，372及び373よりの各
８ビット並列データを夫々同時にラッチさせる。従っ
て、データラッチ回路381，382及び383の各々からは第
８図にｋで示す如く、微分パルスｊの立上り直後から夫
々一斉に新有効データが切換え出力される。
従って、本実施例も前記第１実施例と同様の所期の効
果を奏すると共に、第１実施例と異なり、トリガ信号の
機能を他のデータ（第８図のｃ′）、クロック（第８図
のａ）、制御信号（第８図のｂ）に含ませることによっ
て専用のトリガ信号線が不要になり、コモンバス40全体
の必要線数を第１実施例の3/4にすることができる。
果を奏すると共に、第１実施例と異なり、トリガ信号の
機能を他のデータ（第８図のｃ′）、クロック（第８図
のａ）、制御信号（第８図のｂ）に含ませることによっ
て専用のトリガ信号線が不要になり、コモンバス40全体
の必要線数を第１実施例の3/4にすることができる。
なお、本発明は前記ディジタルテレビ信号処理回路に
おける乗算定数出力回路に適用するように説明したが、
これに限らず、要はコモンバスを経由してあるシステム
をコントロールする場合、或る命令に同期して全データ
を有効にするという機能全般に適用することができるも
のである。
おける乗算定数出力回路に適用するように説明したが、
これに限らず、要はコモンバスを経由してあるシステム
をコントロールする場合、或る命令に同期して全データ
を有効にするという機能全般に適用することができるも
のである。
上述の如く、本発明によれば、データ記憶手段から取
り出される複数のデータは一斉に切換わるようにしたの
で、テレビ受像機の色あい調整をディジタル信号処理回
路で行なう場合などにおいて、従来必要な複数のデータ
（乗算定数）が順次に切換わる場合に生じていたノイズ
は、データ転送量が多くても除去することができる等の
特長を有するものである。
り出される複数のデータは一斉に切換わるようにしたの
で、テレビ受像機の色あい調整をディジタル信号処理回
路で行なう場合などにおいて、従来必要な複数のデータ
（乗算定数）が順次に切換わる場合に生じていたノイズ
は、データ転送量が多くても除去することができる等の
特長を有するものである。
第１図は本発明の原理ブロック図、 第２図は本発明の第１実施例の回路系統図、 第３図は第２図のアドレス情報入力時のタイムチャー
ト、 第４図は第２図のデータ情報入力時のタイムチャート、 第５図は本発明の第２実施例の回路系統図、 第６図は微分回路の一例の回路図、 第７図は第６図の動作説明用タイムチャート、 第８図は第５図の動作説明用タイムチャート、 第９図はディジタルテレビ信号処理回路の一例のブロッ
ク図、 第10図はマトリクス回路の一例のブロック図である。 図において、 25,31,40はコモンバス、26はアドレス情報記憶手段、27
は制御手段、281〜28nはデータ記憶手段、29は保持手
段、30はタイミング信号発生手段、35はアドレスシフト
レジスタ、36はアドレスデコーダ、371〜373はデータシ
フトレジスタ、381〜383はデータラッチ回路、41は微分
回路 を示す。
ト、 第４図は第２図のデータ情報入力時のタイムチャート、 第５図は本発明の第２実施例の回路系統図、 第６図は微分回路の一例の回路図、 第７図は第６図の動作説明用タイムチャート、 第８図は第５図の動作説明用タイムチャート、 第９図はディジタルテレビ信号処理回路の一例のブロッ
ク図、 第10図はマトリクス回路の一例のブロック図である。 図において、 25,31,40はコモンバス、26はアドレス情報記憶手段、27
は制御手段、281〜28nはデータ記憶手段、29は保持手
段、30はタイミング信号発生手段、35はアドレスシフト
レジスタ、36はアドレスデコーダ、371〜373はデータシ
フトレジスタ、381〜383はデータラッチ回路、41は微分
回路 を示す。
Claims (1)
- 【請求項１】コモンバス（25）を経由したデータを記憶
する複数のデータ記憶手段（281〜28n）と、 前記コモンバス（25）を経由したアドレス情報を記憶す
るアドレス情報記憶手段（26）と、 前記コモンバス（25）を経由したデータを、前記複数の
データ記憶手段（281〜28n）のうち前記アドレス情報記
憶情報（26）に記憶されたアドレス情報が指定する一の
データ記憶手段に記憶する制御手段（27）と、 前記複数のデータ記憶手段（281〜28n）の記憶データを
それぞれ入力して保持するとともに、保持された全ての
記憶データを同時に出力する保持手段（29）とを有する
ことを特徴とするコモンバスコントロール回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020896A JP2523758B2 (ja) | 1988-01-29 | 1988-01-29 | コモンバスコントロ―ル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63020896A JP2523758B2 (ja) | 1988-01-29 | 1988-01-29 | コモンバスコントロ―ル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01195564A JPH01195564A (ja) | 1989-04-07 |
| JP2523758B2 true JP2523758B2 (ja) | 1996-08-14 |
Family
ID=12039985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63020896A Expired - Fee Related JP2523758B2 (ja) | 1988-01-29 | 1988-01-29 | コモンバスコントロ―ル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2523758B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5319598A (en) * | 1990-12-10 | 1994-06-07 | Hughes Aircraft Company | Nonvolatile serially programmable devices |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62208719A (ja) * | 1986-02-12 | 1987-09-14 | Fujitsu Ltd | シリアル・パラレル変換回路 |
| JPS62187886A (ja) * | 1986-02-14 | 1987-08-17 | 松下電工株式会社 | 平面表示システム |
-
1988
- 1988-01-29 JP JP63020896A patent/JP2523758B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01195564A (ja) | 1989-04-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |