JPS62187886A - 平面表示システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ 本発明は、Ｘ−Ｙ−ットマトリク大型の平面表示素子を
用いた平面表示システムに関するものである。

［背景技術］ 最近、ＥＬ素子やＦＤＰ素子などのＸ−Ｙドツトマトリ
クス型の平面表示素子（フラットディスプレイデバイス
）を用いた平面表示システムが注目されており、ドライ
ブ用の商電圧を印加するための高耐圧スイγ２千素子と
、表示制御用論理回路の集積回路化が進められている、
第３図は、ＩＣ化された従来の表示駆動回路Ａのブロッ
ク回路図であり、１６ビツトのシフトレノスタよりなる
データ変換回路１と、１６ビツトのラッチよりなるデー
タ格納回路２と、走査制御出力に基いて制御されデータ
格納回路２出力を出力３７７７回路４を介して平面表示
素子に印加せしめる出力ゲート回路３とで構成されてお
り、ｌビットの並列処理プロセッサにて作成された表示
データをデータ処理してＸ−Ｙドツトマトリクス型の平
面表示素子ＦＤの線順次ドライブ信号を形成するように
なっている。ここに、表示駆動回路Ａに入力される表示
データはシリアルデータとして転送されてデータ変換回
路１のデータ入力端子Ｄｉに入力されるようになってお
り、シフトレノスタよりなるデータ変換回路１ではその
シリアルデータをりａツク端子ＣＬに入力される転送り
口γりに基いて転送することによりパラレルデータに変
換してラッチよりなるデータ格納回路２に格納し、走査
制御用の論理回路出力にて制御される出力ゲート回路３
およ１出力バッ７Ｔ回路４を介して平面表示素子ＦＤに
ドライブ信号を印加するようになっている。

図中、ＤＯはシリアルデータ出力端子、ＬＥはラッチイ
ネーブル端子、ＯＥはアウトプットイネーブル端子、０
０〜ＯＳｓは出力端子である。ところで、表示駆動回路
Ｂに入力される表示データは、通常、４〜３２ビツトの
並列処理プロセッサによりデータ処理されて作成された
データであるので、従来例のようなシリアルデータを入
力とする表示駆動回路Ａを使用する場合には、プロセッ
サ側にパラレル−シリアル変換回路を設ける必要があり
、回路ｆｆＩｔ成が複雑になる上、データ転送の効率が
悪くなるという問題があった。つまり、従来例にあって
は、並列処理プロセッサにて作成されたパラレルデータ
よりなる表示データを一旦バラレルーシリアル変換して
表示駆動回路Ａに入力し、データ変換回路１にてシリア
ル−パラレル変換を行っており、２回のデータ変換操作
を必要とするので、回路構成が複雑になって小型化が図
れない上、コストが高くなるという問題があり、しかも
、表示データをシリアル転送しているので、データ転送
効率が悪くなって高速表示が行えないという問題があっ
た。

［発明の目的Ｊ 本発明は上記の点に鑑みて為されたものであり、その目
的とするところは、回路構成が簡単で小型化および低コ
スト化を図ることができ、しかもデータ転送効率を良く
して高速表示を可能とした表示システムを提供すること
にある。

［発明の開示］ （実施例１） 第１図は本発明一実施例を示すもので、第３図従来例と
同様の表示駆動回路Ａにおいて、閣ビットのパラレル入
力の複数のラッチＬＡ、〜Ｌ　Ａ　４が直列接続されデ
ータバス５を介して一ビットづつ入力される表示データ
を順次取り込んで転送することにより１個のパラレルデ
ータに変換するようにデータ変換回路１を形成したもの
であり、他の構成およ１動作は第３図従来例と同様であ
る。なお、実施例では４ビツトの並列処理プロセッサよ
りなるデータ処理回路（図示せず）にて表示データ（１
６ビシト／行）を作成しているので、４ビツトのパラレ
ル入力が可能なラッチＬＡ、〜ＬＡ、を４個用いてデー
タ変換回路１を形成しているが、並列処理プロセッサの
処理ビット数すなわちパラレルデータとしてデータバス
５を介して出力される表示データのビット数が８ビツト
の場合には、８ビツトのパラレル入力が可能なラッチＬ
Ａ、〜ＬＡ、が用いられることはｆすうまでもない。ま
た、初段のラッチＩ、　Ａ　、のパラレルイン端子Ｄｉ
ｌ〜Ｄｉ、にはデータバス５の各信号線が直結されるよ
うになりでおり、後段の各ラッチＬＡ２〜ＬＡ、のパラ
レル入力として前段の各ラッチＬＡ、〜ＬＡ、のパラレ
ル出力が入力され、最終段のラッチＬＡ。

のパラレル出力はパラレルアウト端子Ｄｏ、〜ＤＯ４を
発して出力されるようになっている。また、各ラッチＬ
　Ａ　＋〜Ｌ　Ａ　４のラッチイネーブル端子ＬＥ１は
共通接続され、入力される表示データを順次取り込んで
次段に転送させるラッチイネーブル信号が入力されるよ
うになっている。

以下、実施例の動作について説明する。いま、並列処理
プロセッサよりなるデータ処理回路にて作成された表示
データはデータバス５を介して４ビツトづつ伝送され、
ラッチイネーブル端子ＬＥ１に印加される最初のラッチ
イネーブル（ｉｆ号にて４ビツトのパラレルデータが初
段のラッチＬ　Ａ　Ｉに取り込まれる。次のラッチイネ
ーブル信号にてラッチＬＡ、に続いて伝送されるｍビッ
トのパラレルデータが取り込まれると同時に、ラッチＬ
Ａ。

に格納されていた萌回取り込まれた曽ビットのパラレル
データがラッチＬＡ、に転送され、同様にして取り込ま
れた一ビツトのパラレルデータが後段のラッチＬ　Ａ　
２〜ＬＡ、に転送される。この転送動作が４回繰り返さ
れて、１行分の表示データ（実施例では１６ビツト）の
伝送が完了した時点で、１６ビツトのラッチにて形成さ
れるデータ格納回路２のラッチイネーブル端子Ｌ　Ｅ　
ｔにラッチイネーブル信号が入力され、ラッチＬＡ、〜
ＬＡ、の出力がデータ格納回路２のラッチに格納される
０次に、出力ゲート回路３および出力バッファ回路４で
は、出力ゲート回路３の７ウトブツトイネーブル端子Ｏ
Ｅにアウトプットイネーブル信号が入力されたとき、デ
ータ格納回路２に格納された表示データに基いて発光を
制御する線順次ドライブ方、式の列ドライブ信号を作成
して出力端子００〜Ｏ１５を介して出力し、ＥＬ素子の
ような平面表示素子ＦＤの発光を制御するようになって
いる。なお、ドライブ信号の出力形式は平面表示素子Ｆ
Ｄの特性によって決定されることは言うまでもない。

以上のように、本発明にあっては並列処理プロセッサか
ら出力されるｍビットのパラレルデータよりなる表示デ
ータをパラレル−シリアル変換回路を介することなく、
表示駆動回路Ａに直接入力しているので、従来例に比べ
て回路構成が簡単になって、小型化および低コスト化が
図れることになる。また、一ビツトのパラレルデータと
して表示データを転送しているので、データ転送スピー
ドが速くなってデータ転送効率が良くなり、高速表示が
行えることになる。

さらにまた、パラレルアウト端子Ｄｏｌ〜Ｄｏ４を次段
の表示駆動回路Ａのパラレルイン端子Ｄｉｌ〜ＤＬに接
続すれば、ラッチイネーブル端子Ｌ　Ｅ　、　。

ＬＥ２およびアウトプットイネーブル端子ＯＥを共通接
続するだけで、簡単に駆動ｏｒ能なドツト数を拡張でき
ることになる。

（実施例２） 第２図は他の実施例を示すもので、データ変換回路１を
中間タップＣＴ付きの１６ビツトのシフトレジスタＳＲ
’にて形成したものであり、２ビツトのパラレル入力が
可能なラッチを８個直列接続した場合と同等のデータ変
換機能が実現されるようになっている。本実施例にあっ
ては、シフトレジスタＳＲ’は８ビツトのシフトレジス
タＳＲａ。

ＳＲ＆と、後段のシフトレジスタＳＲｂに入力されるデ
ータを中間タップＣＴからの入力データあるいは前段の
シフトレジスタＳＲａからの出力データに切換えるデー
タ入力切換回路ＤＣとで構成されており、データ入力切
換回路ＤＣにはデータ切換制御用のセレクト信号Ｖｓが
入力されている。

データ格納回路２を構成するラッチ回路Ｌａ、Ｌｂのラ
ッチ制御信号はラッチ制御回路ＲＣにて形成され、ラッ
チ制御回路ＲＣのセレクト端子Ｓにはセレクト信号Ｖｓ
が入力され、ラッチイネーブル端子Ｌ　Ｅ、、Ｌ　Ｅａ
、Ｌ　Ｅｂには、それぞれ各データ入力モードに対応し
たラッチイネーブル信号が入力されている。

以下、本実施例の動作について説明する。いま、シフト
レジスタＳＲ’には、データ入力端子Ｄｉ。

およゾ中間タップＣＴを介してそれぞれデータが入力さ
れ、１行の表示ビット数（実施例では１６ビツト）の表
示データをラッチ回路Ｌａ、Ｌｂに書き込むためのシリ
アル−パラレル変換手段となっており、本来のデータ入
力端子Ｄｉｅからシリアルに入力されるデータおよび中
間タップＣＴから入力されるシリアルデータを並列的に
パラレル−シリアル変換しているので、実効データ餐送
速度を従来例に比較して１／２にすることができ、高速
表示が行えるようになっている。なお、中間タップＣＴ
を複数個設けても良く、例えば３個設けた場合には実施
例１と同様のデータ変換機能が得られることになる。

また、シフトレジスタＳＲ’の中間タップＣＴの両側の
シフトレジスタＳ　Ｒａ、Ｓ　Ｒｂを別個の平面表示素
子（１行８ビツト）に対応した８ビツトのシリアル−パ
ラレル変換手段として取り扱えるようにデータ入力切換
回路ＤＣおよびラッチ制御回路ＲＣを動作させて表示を
行うこともで慇る。さらにまた、シフトレジスタＳＲａ
のデータ出力をそのままシフトレジスタＳＲｂのデータ
入力とするか、上述のようにシフトレジスタＳ　Ｒａ、
Ｓ　Ｒｂを別個のシリアル−パラレル変換手段として動
作させるかをデータ切換回路ＤＣにて切換えるようにす
れば、表示データのデータ構造（ビット構成）を変える
ことなく、平面表示素子ＦＤの全表示領域、あろいは全
表示Ｍ域の１／２の表示駆動を行うことができる上うに
なっている。なお、複数の中間タップＣＴを設けた場合
には、数分の１の表示領域の表示駆動を同一のビット構
成で行えることになる。

［発明の効果１ 本発明は上述のように、（至）ビットの並列処理プロセ
ッサにて作成された表示データを表示駆動回路に転送し
、表示駆動回路にてドツトマトリクス型の平面表示素子
の線順次ドライブ信号を形成するようにして成る平面表
示システムにおいて、−ビットのパラレル入力の複数個
のラッチが直列接続されデータバスを介して一ビットづ
つ入力される表示データを順次次り込んで転送すること
により１個のパラレルデータに変換するデータ変換回路
と、上記パラレルデータを格納するデータ格納回路と、
走査制御出力に基いて制御されデータ格納回路出力を出
力バッファ回路を介してドツトマトリクス型の平面表示
素子に印加せしめる出力ゲート回路とで表示駆動回路を
形成したものであり、従来例のようにパラレル−シリア
ル変換回路を必要としないので、回路構成が簡単で小型
化および低コスト化を図ることができ、しかも表示デー
タを１ビツトのパラレルデータとして転送しているので
、データ転送効率が良くなり、高速友示が可能になると
いう効果がある。

【図面の簡単な説明】

第１図は本発明一実施例のブロック回路図、第２図は他
の実施例の要部回路図、第３図は従来例のブロック回路
図である。 １はデータ変換回路、２はデータ格納回路、３は出力ゲ
ート回路、４は出カバ７７７回路、５はデータバス、Ａ
は表示駆動回路、ＬＡ、−ＬＡ、はうγチである。

Claims (1)

【特許請求の範囲】
1. （１）ｍビットの並列処理プロセッサにて作成された表
   示データを表示駆動回路に転送し、表示駆動回路にてド
   ットマトリクス型の平面表示素子の線順次ドライブ信号
   を形成するようにして成る平面表示システムにおいて、
   ｍビットのパラレル入力の複数個のラッチが直列接続さ
   れデータバスを介してｍビットづつ入力される表示デー
   タを順次取り込んで転送することにより１個のパラレル
   データに変換するデータ変換回路と、上記パラレルデー
   タを格納するデータ格納回路と、走査制御出力に基いて
   制御されデータ格納回路出力を出力バッファ回路を介し
   てドットマトリクス型の平面表示素子に印加せしめる出
   力ゲート回路とで表示駆動回路を形成したことを特徴と
   する平面表示システム。