JP2588042B2 - データ処理回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ処理回路に関し、特に、複数ビッ
トのデータの構造を異なる構造に変換することができる
データ処理回路に関する。

［従来の技術］ 従来の電子計算機は、並列データを連続した直列デー
タに変更する等、複数ビットのデータを予め定めた形式
に変換する機能しか有さない。そのため、複数ビットか
らなるデータの構成を任意の異なる構成に変更する場合
にはデータの構成を変更するプログラムを作成する必要
があった。この場合、データの構成の変更は、メモリ内
で行われる。

［発明が解決しようとする課題］ 近年、電子計算機の分野では、タグ付きデータのよう
にデータ自身に意味を付与し、そのデータの移動に伴っ
て処理が行われるデータフロー型システムが開発されて
いる。このデータフロー形システムにおいては、１つの
命令によって、型の異なるデータについてそのデータの
意味に従う演算が行なわれる。これにより、命令の種類
を減らし、回路規模を減らすことができる。

このようなデータフロー型システムにおいて、データ
に付与された意味に基づいてハードウェアによりデータ
の構成を任意に変換することができれば、構造化データ
やリスト型データなどの複雑なデータを扱う高度のデー
タ処理が可能となる。

そこで、この発明の目的は、複数ビットのデータの構
成を任意の異なる構成に変換することができるデータ処
理回路を提供することである。

［課題を解決するための手段］ 第１の発明に係るデータ処理回路は、複数ビットのデ
ータを同時に保持する第１のデータ保持手段、第１のデ
ータ保持手段から複数ビットのデータを受ける選択手段
と、選択手段から出力されるデータを保持する第２のデ
ータ保持手段とを備える。選択手段は、第１のデータ保
持手段に保持されているデータの少なくとも一部および
第２のデータ保持手段に保持されているデータを少なく
とも一部から生成される制御信号に応答して、第１のデ
ータ保持手段に保持されているデータの一部を選択的に
通過させる。

［作用］ 第１の発明に係るデータ処理回路においては、第１の
データ保持手段に保持されているデータの少なくとも一
部および第２のデータ保持手段に保持されているデータ
の少なくとも一部から生成される制御信号に応答して、
第１のデータ保持手段に保持されている複数ビットのデ
ータの一部が、第２のデータ保持手段に保持される。し
たがって、第１のデータ保持手段に保持されるデータの
内容および第２のデータ保持手段に保持されるデータの
内容によって、第１のデータ保持手段に保持される複数
ビットのデータの構成を異なる構成に変換することが可
能となる。

［実施例］ 以下、この発明の実施例を図面を参照しながら詳細に
説明する。

第１図は、この発明の基礎となるデータ処理回路の構
成を示すブロック図である。

このデータ処理回路は、Ｎビットのデータ保持回路12
1,122、Ｎビットの選択回路124およびＮビットのデータ
保持回路123を含む。データ保持回路121,122には、それ
ぞれＮビットのデータ101,102が与えられる。データ保
持回路121,122は、データ保持信号111に応答して、それ
ぞれ与えられたデータを保持して出力する。選択回路12
4は、外部から与えられる制御信号112に応答して、デー
タ保持回路121,122の一方に保持されているデータを選
択的に通過させる。データ保持回路123は、データ保持
信号113に応答して、選択回路124から出力されるデータ
を保持して出力データ103として出力する。

制御信号112およびデータ保持信号113を同期させるこ
とにより、データ保持回路121,122にそれぞれ保持され
ているデータを、データ保持回路123の出力として取出
すことができる。

第７図にデータ保持回路の一例を示す。第７図のデー
タ保持回路は、クロックドインバータ11,12およびイン
バータ13を含む。クロックドインバータ11は、データ保
持信号16が「Ｈ」のときにインバータとして動作し、デ
ータ保持信号16が「Ｌ」のときには高インピーダンス状
態「Ｚ」になる。クロックドインバータ12も、同様に、
データ保持信号17が「Ｈ」のときにインバータとして動
作し、データ保持信号17が「Ｌ」のときは高インピーダ
ンス状態「Ｚ」になる。インバータ13は、「Ｈ」の入力
が与えられると、「Ｌ」の信号を出力し、「Ｌ」の入力
が与えられると「Ｈ」の信号を出力する。

第７図のデータ保持回路は、データ保持信号16が
「Ｈ」でありかつデータ保持信号17が「Ｌ」であるとき
の入力データ14を、データ保持信号16が「Ｌ」でありか
つデータ保持信号17が「Ｈ」のときに出力データ15とし
て保持する。

第８図に選択回路の一例を示す。この選択回路は、ク
ロックドインバータ21,22およびインバータ23,24を含
む。選択信号28が「Ｈ」のときには、クロックドインバ
ータ21がインバータとして動作し、クロックドインバー
タ22は高インピーダンス状態となる。それにより、入力
データ25が選択され、出力データ27として出力される。

一方、選択信号28が「Ｌ」のときには、クロックドイ
ンバータ21が高インピーダンス状態となり、クロックド
インバータ22がインバータとして動作する。それによ
り、入力データ26が選択され、出力データ27として出力
される。

第１図のデータ保持回路121,122,123の各々は、第７
図のデータ保持回路により構成される。データ保持回路
121,122,123の各々は、並列に設けられたＮ個のデータ
保持回路を含む。第１図のデータ保持信号111は、第７
図のデータ保持信号16および17に対応する。また、第１
図のデータ保持信号113も同様に、第７図のデータ保持
信号16,17に対応する。

第１図の選択回路124は、第８図の選択回路により構
成される。選択回路124は、並列に設けられたＮ個の選
択回路を含む。第１図の制御信号112は、第８図の選択
信号28に対応する。

第１図のデータ処理回路によれば、データ保持回路12
1,122にそれぞれ保持されているＮビットのデータを、
外部から与えられる制御信号112に従って、任意の順序
でデータ保持回路123から出力することができる。

第２図は、この発明の第１の実施例によるデータ処理
回路の構成を示すブロック図である。

第２図のデータ処理回路は、データ保持回路221,222,
223および選択回路224を含む。選択回路224には、デー
タ保持回路222に保持されているデータの一部が制御信
号212として与えられる。データ保持回路221,222,223お
よび選択回路224の構成は、第１図のデータ保持回路12
1,122,123および選択回路124の構成とそれぞれ同様であ
る。また、データ保持信号211,213は、第１図のデータ
保持信号111,113にそれぞれ対応する。

第２図のデータ処理回路によれば、制御信号212が
「Ｈ」または「Ｌ」になるようにデータ保持回路222に
保持されるデータを設定することにより、データ保持回
路221,222にそれぞれ保持されているＮビットのデータ
のうち一方を選択的にデータ保持回路223に保持し、そ
れを出力データ203として取出すことができる。

第３図は、この発明の第２の実施例によるデータ処理
回路の構成を示すブロック図である。

第３図のデータ処理回路は、データ保持回路321,322,
323、選択回路324および制御回路331を含む。

制御回路331には、データ保持回路322に保持されてい
るデータの一部およびデータ保持回路323に保持されて
いるデータの一部が与えられる。制御回路331は、これ
らの与えられたデータから制御信号312を生成し、選択
回路324に与える。

たとえば、制御回路331は２入力ANDゲートのみにより
構成される。この場合、データ保持回路322に保持され
るデータの特定位置のビットおよびデータ保持回路323
に保持されるデータの特定位置のビットがともに「Ｌ」
のとき、制御信号312が「Ｌ」になる。

データ保持回路321の特定位置のビットに「Ｈ」が保
持され、データ保持回路322の特定位置のビットに
「Ｌ」が保持されるように、データ保持回路321,322に
それぞれＮビットの入力データ301,302を与え、データ
保持回路の初期状態を「Ｌ」のすると、データ保持回路
323には、入力データ302、入力データ302、入力データ3
01の順にデータが入力される。

第３図のデータ処理回路によると、リスト型データの
アペンド（合成）を、次のようにして容易に実現するこ
とができる。リストデータを、データ保持回路321,322
にそれぞれ与える。一方のリストデータの最後のデータ
がデータ保持回路323に保持されたタイミングで、デー
タ選択回路324が他方のリストデータを選択するよう
に、制御信号312を生成する。

第３図のデータ処理回路によれば、データ保持回路32
2に保持されるデータの特定位置のビットおよびデータ
保持回路323に保持されるデータの特定位置のビットが
「Ｈ」または「Ｌ」になるように、データ保持回路321,
322に保持されるデータを設定することにより、データ
保持回路321,322にそれぞれ保持されるＮビットのデー
タを、任意の順序でデータ保持回路323に保持し、出力
データ303として取出すことができる。

データ保持回路321,322,323および選択回路324の構成
は、第１図のデータ保持回路121,122,123および選択回
路124の構成と同様である。

第４図は、この発明の第３の実施例によるデータ処理
回路の構成を示すブロック図である。

第４図のデータ処理回路は、Ｎビットのデータ保持回
路421,422,423,424、2Nビットの選択回路426および2Nビ
ットのデータ保持回路425を含む。選択回路426には、デ
ータ保持回路424に保持されるデータの特定位置のビッ
トが制御信号413として与えられる。

データ保持回路421,422には、データ保持信号411に応
答して、入力データ401,402がそれぞれ保持される。一
方、データ保持回路423,424には、データ保持信号412に
応答して、入力データ403,404がそれぞれ保持される。
このように、第４図のデータ処理回路では、データ保持
回路421,422にデータが保持されるタイミングと、デー
タ保持回路423,424にデータが保持されるタイミングと
を、異ならせることができる。

選択回路426は、データ保持回路424に保持されている
データの特定位置のビットに応答して、データ保持回路
421,422に保持されているデータおよびデータ保持回路4
23,424に保持されているデータのうち一方を、選択的に
通過させる。データ保持回路425は、データ保持信号411
に応答して、選択回路426から出力される2Nビットのデ
ータを保持し、出力データ405として出力する。

第４図の実施例によれば、データ保持信号411,412,41
4のタイミングを制御することにより、異なるタイミン
グで発生するデータ間の構成を容易に変更することがで
きる。

第５図は、この発明の第４の実施例によるデータ処理
回路の構成を示すブロック図である。

第５図のデータ処理回路では、ハンドシェイク制御に
よりデータの転送を行なうデータ転送素子531,532が設
けられている。データ保持回路521,522には、データ転
送素子531から出力される転送信号511がデータ保持信号
として与えられる。また、データ保持回路523には、デ
ータ転送素子532から出力される転送信号513がデータ保
持信号として供給される。

データ保持回路521,522,523および選択回路524の構成
は、第２図のデータ保持回路221,222,223および選択回
路224の構成と同様であり、入力データ501,502は第２図
の入力データ201,202に対応し、出力データ503は第２図
の出力データ203に対応する。また、制御信号512は、第
２図の制御信号212に対応する。

第５図のデータ処理回路の基本的な動作は第２図のデ
ータ処理回路の動作と同様である。第５図のデータ処理
回路によると、データの構成の変換が、データ転送素子
531,532により決定されるタイミングで実行される。

第６図は、この発明の第５の実施例によるデータ処理
回路の構成を示すブロック図である。

第６図のデータ処理回路の基本的な構成は、第２図の
データ処理回路の構成と同様である。但し、第６図のデ
ータ処理回路においては、第１のデータ保持手段が多数
のデータ保持回路621,622,623,624から構成される。そ
のデータ保持回路621〜624は、データ保持信号611に応
答して、入力データ601〜604をそれぞれ保持する。

選択回路625には、データ保持回路624に保持されてい
るデータの特定位置のビットが制御信号612として与え
られる。選択回路625は、制御信号612に応答して、デー
タ保持回路621〜624に保持されているデータのうち１つ
を選択的に通過させる。データ保持回路626は、データ
保持信号613に応答して、データ保持回路625から出力さ
れるデータを保持し、出力データ605として出力する。

第１図、第３図、第４図および第５図の実施例におい
ても、第１のデータ保持手段を２以上のデータ保持回路
により構成することができる。

第１〜第５の実施例によれば、データ保持回路に保持
されるデータの少なくとも一部を制御信号として用いる
ことによって、複数ビットからなるデータの構成を、異
なる構成に変換することができる。

上記実施例のデータ処理回路は、たとえばデータフロ
ー型情報処理装置に適用される。第９図はデータフロー
型情報処理装置の構成の一例を示すブロック図である。
また、第10図はその情報処理装置により処理されるデー
タパケットのフィールド構成の一例を示す図である。

第９図および第10図を参照してデータフロー型情報処
理装置の構成と概略の動作について説明する。第10図の
データパケットの行先フィールドには先行情報が格納さ
れ、命令フィールドには命令情報が格納され、データ１
フィールドまたはデータ２フィールドにはオペランドデ
ータが格納される。

第９図において、プログラム記憶部１は、プログラム
メモリ（図示せず）を含み、そのプログラムメモリに
は、第11図に示すように、複数の行先情報および複数の
命令情報からなるデータフロープログラムが記憶されて
いる。プログラム記憶部１は、データパケットの行先情
報に基づくアドレス指定によって行先技術および命令情
報を読出し、それらの情報をデータパケットの行先フィ
ールドおよび命令フィールドに格納し、そのデータパケ
ットを出力する。

対データ検出部２は、プログラム記憶部１から出力さ
れるデータパケットの待ち合わせを行なう。すなわち、
対データ検出部２は、同じ行先情報を有する２つのデー
タパケットを検出し、一方のデータパケットのオペラン
ドデータを他方のデータパケットの所定のデータフィー
ルドに格納し、その他方のデータパケットを出力する。
なお、このとき、上記一方のデータパケットは消滅す
る。

演算処理部３は、対データ検出部２から出力されるデ
ータパケットの命令情報を解読し、それらの２つのオペ
ランドデータに対して所定の演算処理を施し、その結果
をデータパケットのデータフィールドに格納し、そのデ
ータパケットを分岐部４に出力する。

分岐部４は、データパケットの行先情報に基づいてそ
のデータパケットを内部データバッファ５または外部デ
ータメモリ６に出力する。内部データバッファ５および
外部データメモリ６から出力されるデータパケットは合
流部７に与えられ、合流部７はそれらのデータパケット
を先着順にプログラム記憶部１に与える。

第９図に示されたデータフロー型情報処理装置におい
ては、データパケットが、プログラム記憶部１、対デー
タ検出部２、演算処理部３、分岐部４、内部データバッ
ファ５または外部データメモリ６、合流部７…のように
順に回り続けることにより、プログラム記憶部１に記憶
されたプログラムに基づく演算処理が進行する。

上記の第１〜第５の実施例のデータ処理回路を、第９
図のデータフロー型情報処理装置の各部分に用いること
により、それらの部分において、データパケットの構成
を異なる構成に変換することができる。

なお、この発明のデータ処理回路は、データフロー型
情報処理装置に限らず、各種情報処理装置、データの構
成の変換が必要なその他の装置にも広く用いることがで
きる。

［発明の効果］ 以上のように、第１の発明によれば、第１のデータ保
持手段に保持されるデータの少なくとも一部および第２
のデータ保持手段に保持されるデータの少なくとも一部
から生成される制御信号を用いることによって、複数ビ
ットからなるデータの構成を異なる構成に変換すること
ができる。

したがって、構造化データやリスト型データなどの複
雑なデータを扱う高度なデータ処理を、ハードウェアに
より高速に実現することができる。

【図面の簡単な説明】

第１図は、この発明の基礎となるデータ処理回路の構成
を示すブロック図である。第２図はこの発明の第１の実
施例によるデータ処理回路の構成を示すブロック図であ
る。第３図はこの発明の第２の実施例によるデータ処理
回路の構成を示すブロック図である。第４図はこの発明
の第３の実施例によるデータ処理回路の構成を示すブロ
ック図である。第５図はこの発明の第４の実施例による
データ処理回路の構成を示すブロック図である。第６図
はこの発明の第５の実施例によるデータ処理回路の構成
を示すブロック図である。第７図は第１〜第５の実施例
に用いられるデータ保持回路の一例を示す回路図であ
る。第８図は第１〜第５の実施例に用いられるデータ選
択回路の構成を示すブロック図である。第９図はこの発
明のデータ処理回路が適用されるデータフロー型情報処
理装置の構成の一例を示すブロック図である。第10図は
第９図のデータフロー型情報処理装置の各部分を巡回す
るデータパケットの構成を示す図である。第11図は第９
図のデータフロー型情報処理装置のプログラム記憶部に
記憶されるデータフロープログラムを示す図である。 図において、121〜123,221〜223,321〜324,421〜425,52
1〜523,621〜624,626はデータ保持回路、124,224,324,4
26,524,625はデータ選択回路、331は制御回路、112,21
2,312,413,512,612は制御信号を示す。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】複数ビットのデータを同時に保持する第１
   のデータ保持手段、 前記第１のデータ保持手段から複数ビットのデータを受
   ける選択手段、および 前記選択手段から出力されるデータを保持する第２のデ
   ータ保持手段を備え、 前記選択手段は、前記第１のデータ保持手段に保持され
   ているデータの少なくとも一部および前記第２のデータ
   保持手段に保持されているデータの少なくとも一部から
   生成される制御信号に応答して、前記複数ビットのデー
   タの一部を選択的に通過させる、データ処理回路。