JPH03282618A - データ処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、データ処理回路に関し、特に、複数ビット
のデータの構造を異なる構造に変換することができるデ
ータ処理回路に関する。

［従来の技術］ 従来の電子計算機は、並列データを連続した直列データ
に変更する等、複数ビットのデータを予め定めた形式に
変換する機能しか有さない。そのため、複数ビットから
なるデータの構成を任意の異なる構成に変更する場合に
はデータの構成を変更するプログラムを作成する必要が
あった。この場合、データの構成の変更は、メモリ内で
行われる。

［発明が解決しようとする課題］ 近年、電子計算機の分野では、タグ付きデータのように
データ自身に意味を付与し、そのデータの移動に伴って
処理か行われるデータフロー型システムか開発されてい
る。このデータフロー形システムにおいては、１つの命
令によって、型の異なるデータについてそのデータの意
味に従う演算が行なわれる。これにより、命令の種類を
減らし、回路規模を減らすことができる。

このようなデータフロー型システムにおいて、データに
付与された意味に基づいてハードウェアによりデータの
構成を任意に変換することかできれば、構造化データや
リスト型データなどの複雑なデータを扱う高度なデータ
処理が可能となる。

そこで、この発明の目的は、複数ビットのデータの構成
を任意の異なる構成に変換することができるデータ処理
回路を提供することである。

［課題を解決するための手段］ 第１の発明に係るデータ処理回路は、複数ビットのデー
タを同時に保持する第１のデータ保持手段と、第１のデ
ータ保持手段に保持されているブタの一部を所定の制御
信号に応答して選択的に通過させる選択手段と、選択手
段から出力されるデータを保持する第２のデータ保持手
段とを備える。

第２の発明に係るデータ処理回路は、複数ビットのデー
タを同時に保持する第１のデータ保持手段と、第１のデ
ータ保持手段から複数ビットのデータを受ける選択手段
と、選択手段から出力されるデータを保持する第２のデ
ータ保持手段とを備える。選択手段は、第１のデータ保
持手段に保持されているデータの少なくとも一部および
第２のデータ保持手段に保持されているデータの少なく
とも一部から生成される制御信号に応答して、第１のデ
ータ保持手段に保持されているデータの一部を選択的に
通過させる。

［作用］ 第１の発明に係るデータ処理回路においては、制御信号
に応答して、第１のデータ保持手段に保持されている複
数ビットのデータの一部が第２のデータ保持手段に保持
される。したかって、外部から与えられる制御信号を用
いることによって、あるいは、データ自身の一部を制御
信号として用いることによって、第１のデータ保持手段
に保持されている複数ビットのデータの構成を異なる構
成に変換することか可能となる。

第２の発明に係るデータ処理回路においては、第１のデ
ータ保持手段に保持されているデータの少なくとも一部
および第２のデータ保持手段に保持されているデータの
少なくとも一部から生成される制御信号に応答して、第
１のデータ保持手段に保持されている複数ビットのデー
タの一部が、第２のデータ保持手段に保持される。した
がって、第１のデータ保持手段に保持されるデータの内
容および第２のデータ保持手段に保持されるデータの内
容によって、第１のデータ保持手段に保持される複数ビ
ットのデータの構成を異なる構成に変換することか可能
となる。

［実施例］ 以下、この発明の実施例を図面を参照しなから詳細に説
明する。

第１図は、この発明の第１の実施例によるブタ処理回路
の構成を示すブロック図である。

この実施例のデータ処理回路は、Ｎビットのデータ保持
回路１２］、、１２２、Ｎビットの選択回路］２４およ
びＮビットのデータ保持回路１２３を含む。データ保持
回路１２１　１２２には、それぞれＮビットのデータ１
０１，１０２が与えられる。データ保持回路１２１，１
２２は、データ保持信号１１１に応答して、それぞれ与
えられたデータを保持して出力する。選択回路１２４は
、外部から与えられる制御信号１１２に応答して、デー
タ保持回路１２１，１．２２の一方に保持されているデ
ータを選択的に通過させる。データ保持回路１２Ｂは、
データ保持信号１１３に応答して、選択回路１２４から
出力されるデータを保持して出力データ１０Ｂとして出
力する。

制御信号１１２およびデータ保持信号１１３を同期させ
ることにより、データ保持回路１２１゜１２２にそれぞ
れ保持されているデータを、データ保持回路１２３の出
力として取出すことができる。

第７図にデータ保持回路の一例を示す。第７図のデータ
保持回路は、クロックドインバータ１１゜１２およびイ
ンバータ１３を含む。クロックドインバータ１１は、デ
ータ保持信号１６がｒＨＪのときにインバータとして動
作し、データ保持信号１６がｒＬＪのときには高インピ
ーダンス状態「Ｚ」になる。クロックドインバータ１２
も、同様に、データ保持信号１７がｒＨＪのときにイン
バータとして動作し、データ保持信号］７が「Ｌ」のと
きは高インピーダンス状態ｒＺＪになる。イン／　＜−
夕１３は、ｒＨＪの入力が与えられると、ｒＬＪの信号
を出力し、「Ｌ」の入力が与えられるとｒＨＪの信号を
出力する。

第７図のデータ保持回路は、データ保持信号１６がｒＨ
Ｊでありかつデータ保持信号１７が「Ｌ」であるときの
入力データ１４を、データ保持信号１６がｒＬＪであり
かつデータ保持信号１７がｒＨＪのときに出力データ１
５として保持する。

第８図に選択回路の一例を示す。この選択回路は、クロ
ックドインバータ２１．２２およびインバータ２３．２
４を含む。選択信号２８がｒＨＪのときには、クロック
ドインバータ２１がインバータとして動作し、クロック
ドインバータ２２は高インピーダンス状態となる。それ
により、入力データ２５が選択され、出力データ２７と
して出力される。

一方、選択信号２８がｒＬＪのときには、クロックドイ
ンバータ２１が高インピーダンス状態となり、クロック
ドインバータ２２がインバータとして動作する。それに
より、入力データ２６が選択され、出力データ２７とし
て出力される。

第１図のデータ保持回路１２１，１２２，１２３の各々
は、第７図のデータ保持回路により構成される。データ
保持回路１２１．１２２　１２３の各々は、並列に設け
られたＮ個のデータ保持回路を含む。第１図のデータ保
持信号１１１は、第７図のデータ保持信号１６および１
７に対応する。

また、第１図のデータ保持信号１１３も同様に、第７図
のデータ保持信号１６．１７に対応する。

第１図の選択回路１２４は、第８図の選択回路により構
成される。選択回路１２４は、並列に設けられたＮ個の
選択回路を含む。第１図の制御信号１１２は、第８図の
選択信号２８に対応する。

第１図のデータ処理回路によれば、データ保持回路１’
２１．１２２にそれぞれ保持されているＮビットのデー
タを、外部から与えられる制御信号１１２に従って、任
意の順序でデータ保持回路１２３から出力することがで
きる。

第２図は、この発明の第２の実施例によるデータ処理回
路の構成を示すブロック図である。

第２図のデータ処理回路は、データ保持回路２２１．２
２２，２２３および選択回路２２４を含む。選択回路２
２４には、データ保持回路２２２に保持されているデー
タの一部が制御信号２１２として与えられる。データ保
持回路２２１，２２２．２２３および選択回路２２４の
構成は、第１図のデータ保持回路１２１，１２２，１２
３および選択回路１２４の構成とそれぞれ同様である。

また、データ保持信号２１１，２１３は、第１図のデー
タ保持信号１１１，１１３にそれぞれ対応する。

第２図のデータ処理回路によれば、制御信号２１２がｒ
ＨＪまたはｒＬＪになるようにデータ保持回路２２２に
保持されるデータを設定することにより、データ保持回
路２２１，２２２にそれぞれ保持されているＮビットの
データのうち一方を選択的にデータ保持回路２２３に保
持し、それを出力データ２０３として取出すことができ
る。

第３図は、この発明の第３の実施例によるブタ処理回路
の構成を示すブロック図である。

第３図のデータ処理回路は、データ保持回路３２１．３
２２，３２３、選択回路３２４および制御回路３３１を
含む。

制御回路３３１には、データ保持回路３２２に保持され
ているデータの一部およびデータ保持回路３２３に保持
されているデータの一部が与えられる。制御回路３３１
は、これらの与えられたデータから制御信号３１２を生
成し、選択回路３２４に与える。

たとえば、制御回路３３１は２人力ＡＮＤゲートのみに
より構成される。この場合、データ保持０ 回路３２２に保持されるデータの特定位置のビットおよ
びデータ保持回路３２３に保持されるデータの特定位置
のビットかともに「Ｌ」のとき、制御信号３１２がｒＬ
Ｊになる。

データ保持回路３２］の特定位置のビットにｒＨＪが保
持され、データ保持回路３２２の特定位置のビットにｒ
ＬＪか保持されるように、ブタ保持回路３２１．３２２
にそれぞれＮビットの人力データ３０１，３０２を与え
、データ保持回路の初期状態をｒＬＪとすると、データ
保持回路３２３には、人力データ３０２、人力データ３
０２、入力データ３０１の順にデータが入力される。

第３図のデータ処理回路によると、リスト型データのア
ペンド（合成）を、次のようにして容易に実現すること
かできる。リストデータを、データ保持回路３２１，３
２２にそれぞれ与える。

方のりストデータの最後のデータがデータ保持回路３２
３に保持されたタイミングで、データ選択回路３２４か
他方のりストデータを選択するように、制御信号３１２
を生成する。

１ 第３図のデータ処理回路によれば、データ保持回路３２
２に保持されるデータの特定位置のビットおよびデータ
保持回路３２３に保持されるブタの特定位置のビットが
ｒＨＪまたはｒＬＪになるように、データ保持回路３２
１，３２２に保持されるデータを設定することにより、
データ保持回路３２１，３２２にそれぞれ保持されるＮ
ビットのデータを、任意の順序でデータ保持回路３２３
に保持し、出力データ３０３として取出すことができる
。

データ保持回路３２］、３２２，３２３および選択回路
３２４の構成は、第１図のデータ保持回路１．２１，１
２２，１．２３および選択回路］２４の構成と同様であ
る。

第４図は、この発明の第４の実施例によるデータ処理回
路の構成を示すブロック図である。

第４図のデータ処理回路は、Ｎビットのデータ保持回路
４２Ｌ　４２２，４２３，４２４．２Ｎビツトの選択回
路４２６および２Ｎビツトのデータ保持回路４２５を含
む。選択回路４２６には、２ データ保持回路４２４に保持されるデータの特定位置の
ビットが制御信号４１３として与えられる。

データ保持回路４２１．４２２には、データ保持信号４
１１に応答して、入力データ４０１４０２がそれぞれ保
持される。一方、データ保持回路４２３，４２４には、
データ保持信号４１２に応答して、人力データ４０３，
４０４がそれぞれ保持される。このように、第４図のデ
ータ処理回路では、データ保持回路４２１，４２２にデ
ータか保持されるタイミングと、データ保持回路４２３
．４２４にデータが保持されるタイミングとを、異なら
せることができる。

選択回路４２６は、データ保持回路４２４に保持されて
いるデータの特定位置のビットに応答して、データ保持
回路４２１，４２２に保持されているデータおよびデー
タ保持回路４２３　４２４に保持されているデータのう
ち一方を、選択的に通過させる。データ保持回路４２５
は、データ保持信号４１４に応答して、選択回路４２６
から出力される２Ｎビツトのデータを保持し、出力デー
３ 夕４０５として出力する。

第４図の実施例によれば、データ保持信号４１１．４１
２，４１４のタイミングを制御することにより、異なる
タイミングで発生するデータ間の構成を容易に変更する
ことができる。

第５図は、この発明の第５の実施例によるブタ処理回路
の構成を示すブロック図である。

第５図のデータ処理回路では、ハンドシェイク制御によ
りデータの転送を行なうデータ転送素子５３１．５３２
が設けられている。データ保持回路５２１，５２２には
、データ転送素子５３１から出力される転送信号５１］
かデータ保持信号として与えられる。また、データ保持
回路５２３には、データ転送素子５３２から出力される
転送信号５１３がデータ保持信号として供給される。

データ保持回路５２１．５２２　５２３および選択回路
５２４の構成は、第２図のデータ保持回路２２１，２２
２，２２３および選択回路２２４の構成と同様であり、
人力データ５０１，５０２は第２図の人力データ２０１
．２０２に対応し、４ 出力データ５０３は第２図の出力データ２０３に対応す
る。また、制御信号５１２は、第２図の制御（Ｍ号２１
２に対応する。

第５図のデータ処理回路の基本的な動作は第２図のデー
タ処理回路の動作と同様である。第５図のデータ処理回
路によると、データの構成の変換が、データ転送素子５
３１，５３２により決定されるタイミングで実行される
。

第６図は、この発明の第６の実施例によるブタ処理回路
の構成を示すブロック図である。

第６図のデータ処理回路の基本的な構成は、第２図のデ
ータ処理回路の構成と同様である。但し、第６図のデー
タ処理回路においては、第１のデータ保持手段が多数の
データ保持回路６２１，６２２．６２３，６２４から構
成される。そのデータ保持回路６２１〜６２４は、デー
タ保持信号６１１に応答して、入力データ６０１〜６０
４をそれぞれ保持する。

選択回路６２５には、データ保持回路６２４に保持され
ているデータの特定位置のビットが制御５ 信号６１２として与えられる。選択回路６２５は、制御
信号６１２に応答して、データ保持回路６２１〜６２４
に保持されているデータのうち１つを選択的に通過させ
る。データ保持回路６２６は、データ保持信号６１３に
応答して、データ選択回路６２５から出力されるデータ
を保持し、出力データ６０５として出力する。

第１図、第３図、第４図および第５図の実施例において
も、第１のデータ保持手段を２以上のデータ保持回路に
より構成することができる。

第１〜第６の実施例によれば、外部から与えられる制御
信号を用いることによって、あるいは、データ保持回路
に保持されるデータの少なくとも一部を制御信号として
用いることによって、複数ビットからなるデータの構成
を、異なる構成に変換することができる。

上記実施例のデータ処理回路は、たとえばデータフロー
型情報処理装置に適用される。第９図はデータフロー型
情報処理装置の構成の一例を示すブロック図である。ま
た、第１０図はその情報処６ 理装置により処理されるデータパケットのフィールド構
成の一例を示す図である。

第９図および第１０図を参照してデータフロ型情報処理
装置の構成と概略の動作について説明する。第１０図の
データパケットの行先フィールドには行先情報が格納さ
れ、命令フィールドには命令情報が格納され、データ１
フイールドまたはデータ２フイールドにはオペランドデ
ータが格納される。

第９図において、プログラム記憶部１は、プログラムメ
モリ（図示せず）を含み、そのプログラムメモリには、
第１１図に示すように、複数の行先情報および複数の命
令情報からなるデータフロープログラムが記憶されてい
る。プログラム記憶部１は、データパケットの行先情報
に基づくアドレス指定によって行先情報および命令情報
を読出し、それらの情報をデータパケットの行先フィー
ルドおよび命令フィールドに格納し、そのデータパケッ
トを出力する。

対データ検出部２は、プログラム記憶部１から７ 出力されるデータパケットの待ち合わせを行なう。

すなわち、対データ検出部２は、同じ行先情報を有する
２つのデータパケットを検出し、一方のデータパケット
のオペランドデータを他方のデータパケットの所定のデ
ータフィールドに格納し、その他方のデータパケットを
出力する。なお、このとき、上記一方のデータパケット
は消滅する。

演算処理部３は、対データ検出部２から出力されるデー
タパケットの命令情報を解読し、それらの２つのオペラ
ンドデータに対して所定の演算処理を施し、その結果を
データパケットのデータフィールドに格納し、そのデー
タパケットを分岐部４に出力する。

分岐部４は、データパケットの行先情報に基づいてその
データパケットを内部データバッファ５または外部デー
タメモリ６に出力する。内部データバッファ５および外
部データメモリ６から出力されるデータパケットは合流
部７に与えられ、合流部７はそれらのデータパケットを
先着順にプログラム記憶部１に与える。

８ 第９図に示されたデータフロー型情報処理装置において
は、データパケットが、プログラム記憶部１、対データ
検出部２、演算処理部３、分岐部４、内部データバッフ
ァ５または外部データメモリ６、合流部７・・・のよう
に順に回り続けることにより、プログラム記憶部１に記
憶されたプログラムに基づく演算処理が進行する。

上記の第１〜第６の実施例のデータ処理回路を、第９図
のデータフロー型情報処理装置の各部分に用いることに
より、それらの部分において、ブタバケットの構成を異
なる構成に変換することかできる。

なお、この発明のデータ処理回路は、データフロー型情
報処理装置に限らず、各種情報処理装置、データの構成
の変換が必要なその他の装置にも広く用いることかでき
る。

［発明の効果］ 以上のように、第１の発明によれば、外部から与えられ
る制御信号を用いることによって、あるいは、データ自
身の一部を制御信号として用いる１つ ことによって、データの構成を異なる構成に変換するこ
とができる。

また、第２の発明によれば、第１のデータ保持手段に保
持されるデータの少なくとも一部および第２のデータ保
持手段に保持されるデータの少なくとも一部から生成さ
れる制御信号を用いることによって、複数ビットからな
るデータの構成を異なる構成に変換することができる。

したがって、構造化データやリスト型データなどの複雑
なデータを扱う高度なデータ処理を、ハードウェアによ
り高速に実現することができる。

【図面の簡単な説明】

第１図は、この発明の第１の実施例によるデータ処理回
路の構成を示すブロック図である。第２図はこの発明の
第２の実施例によるデータ処理回路の構成を示すブロッ
ク図である。第３図はこの発明の第３の実施例によるデ
ータ処理回路の構成を示すブロック図である。第４図は
この発明の第４の実施例によるデータ処理回路の構成を
示すブロック図である。第５図はこの発明の第５の実施
０ 例によるデータ処理回路の構成を示すブロック図である
。第６図はこの発明の第６の実施例によるデータ処理回
路の構成を示すブロック図である。 第７図は第１〜第６の実施例に用いられるデータ保持回
路の一例を示す回路図である。第８図は第１〜第６の実
施例に用いられるデータ選択回路の構成を示すブロック
図である。第９図はこの発明のデータ処理回路か適用さ
れるデータフロー型情報処理装置の構成の一例を示すブ
ロック図である。 第１０図は第９図のデータフロー型情報処理装置の各部
分を巡回するデータパケットの構成を示す図である。第
１１図は第９図のデータフロー型情報処理装置のプログ
ラム記憶部に記憶されるデータフロープログラムを示す
図である。 図において、１２１〜１２３．２２１〜２２３゜３２１
〜３２４，４２１〜４２５．５２１〜５２３．６２１〜
６２４，６２６はデータ保持回路、１２４　２２４．３
２４，４２６，５２４，６２５はデータ選択回路、３３
１は制御回路、１１２２１２　３１２．４１３，５１２
，６１２は制御１ 信号を示す。

Claims (2)

【特許請求の範囲】
1. （１）複数ビットのデータを同時に保持する第１のデー
   タ保持手段、 前記第１のデータ保持手段に保持されているデータの一
   部を所定の制御信号に応答して選択的に通過させる選択
   手段、および 前記選択手段から出力されるデータを保持する第２のデ
   ータ保持手段を備えた、データ処理回路。
2. （２）複数ビットのデータを同時に保持する第１のデー
   タ保持手段、 前記第１のデータ保持手段から複数ビットのデータを受
   ける選択手段、および 前記選択手段から出力されるデータを保持する第２のデ
   ータ保持手段を備え、 前記選択手段は、前記第１のデータ保持手段に保持され
   ているデータの少なくとも一部および前記第２のデータ
   保持手段に保持されているデータの少なくとも一部から
   生成される制御信号に応答して、前記複数ビットのデー
   タの一部を選択的に通過させる、データ処理回路。