JPH0756648B2 - 並列演算処理装置 - Google Patents
並列演算処理装置Info
- Publication number
- JPH0756648B2 JPH0756648B2 JP60062473A JP6247385A JPH0756648B2 JP H0756648 B2 JPH0756648 B2 JP H0756648B2 JP 60062473 A JP60062473 A JP 60062473A JP 6247385 A JP6247385 A JP 6247385A JP H0756648 B2 JPH0756648 B2 JP H0756648B2
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- JP
- Japan
- Prior art keywords
- arithmetic
- label
- processing
- labels
- units
- Prior art date
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- Expired - Lifetime
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
- Multi Processors (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 この発明はそれぞれ独立して各処理を実行する複数の演
算器によつて構成される並列演算処理装置に関するもの
である。
算器によつて構成される並列演算処理装置に関するもの
である。
従来この種の装置としては特公昭58−35294号公報又は
日経エレクトロニクス「最大性能が630MFLQPSで1Gバイ
トの半導体拡張記憶が付くスーパーコンピュータHITACS
−810」（日経マグロウヒル社,1983年４月11日号発行,P
159〜P184）に開示されたものがあり、その従来の並列
演算処理装置を第１図に示す。第１図において、（１）
は主記憶メモリ、（２）はｎ個の演算の並列処理が可能
な並列処理演算器、（３）はスカラー・レジスタ、
（４）はｌ個のベクトルを格納できるデータ入力ベクト
ル・レジスタであり、（５）はｌ個のベクトルを格納で
きる演算結果出力ベクトル・レジスタ、（6a），（6b）
は主記憶メモリ（１）と入力ベクトル・レジスタ（４）
間のロード・パスでベクトル・データの主記憶からの読
み出しがパイプライン動作で行なわれる。（７）は出力
ベクトル・レジスタ（５）と主記憶メモリ（１）間のス
トア・パスでベクトル・データの主記憶への書き込みが
パイプライン動作で行なわれる。（８）はロード・パス
（6a），（6b）、ストア・パス（７）とスカラー・レジ
スタ（３）や入力ベクトル・レジスタ（４）、出力ベク
トル・レジスタ（５）のデータ転送の切り換えを行う転
送用スイツチング回路、（９）はスカラー・レジスタ
（３）、入力ベクトル・レジスタ（４）、出力ベクトル
・レジスタ（５）と並列処理演算器（２）のデータ転送
の切り換えを行う演算用スイツチング回路である。尚、
（2a），（2b），…（2n）は並列処理演算器（２）を構
成するもので、各々は論理演算、加減算、積和演算など
を行う演算器である。
日経エレクトロニクス「最大性能が630MFLQPSで1Gバイ
トの半導体拡張記憶が付くスーパーコンピュータHITACS
−810」（日経マグロウヒル社,1983年４月11日号発行,P
159〜P184）に開示されたものがあり、その従来の並列
演算処理装置を第１図に示す。第１図において、（１）
は主記憶メモリ、（２）はｎ個の演算の並列処理が可能
な並列処理演算器、（３）はスカラー・レジスタ、
（４）はｌ個のベクトルを格納できるデータ入力ベクト
ル・レジスタであり、（５）はｌ個のベクトルを格納で
きる演算結果出力ベクトル・レジスタ、（6a），（6b）
は主記憶メモリ（１）と入力ベクトル・レジスタ（４）
間のロード・パスでベクトル・データの主記憶からの読
み出しがパイプライン動作で行なわれる。（７）は出力
ベクトル・レジスタ（５）と主記憶メモリ（１）間のス
トア・パスでベクトル・データの主記憶への書き込みが
パイプライン動作で行なわれる。（８）はロード・パス
（6a），（6b）、ストア・パス（７）とスカラー・レジ
スタ（３）や入力ベクトル・レジスタ（４）、出力ベク
トル・レジスタ（５）のデータ転送の切り換えを行う転
送用スイツチング回路、（９）はスカラー・レジスタ
（３）、入力ベクトル・レジスタ（４）、出力ベクトル
・レジスタ（５）と並列処理演算器（２）のデータ転送
の切り換えを行う演算用スイツチング回路である。尚、
（2a），（2b），…（2n）は並列処理演算器（２）を構
成するもので、各々は論理演算、加減算、積和演算など
を行う演算器である。
次に第１図の動作について説明する。主記憶メモリ
（１）に記憶されているスカラーおよびベクトル・デー
タはロード・パス（6a），（6b）および転送用スイツチ
ング回路（８）によつて転送先を制御され、スカラー・
レジスタ（３）、入力ベクトル・レジスタ（４）に格納
される。ここで、２つのロード・パス（6a），（6b）は
主記憶メモリ（１）と入力ベクトル・レジスタ（４）の
転送スループツトを高める為に設けられている。スカラ
ー・レジスタ（３）および入力ベクトル・レジスタ
（４）に格納されたデータは演算用スイツチング回路
（９）によつて演算器（2a），（2b），…（2n）の処理
の割り当てが行われ、並列演算処理装置（２）によつて
演算が行なわれる。並列演算処理装置（２）から出力さ
れた演算結果は、演算用スイツチング回路（９）を経て
出力ベクトル・レジスタ（５）に格納される。このとき
演算用スイツチング回路（９）は格納先の出力ベクトル
・レジスタ（５）を指定する。出力ベクトル・レジスタ
（５）に格納されたベクトル・データは、転送用スイツ
チング回路（８）とストア・パス（７）を経て主記憶メ
モリ（１）に記憶される。このとき転送用スイツチング
回路（８）は出力ベクトル・レジスタ（５）の選択を行
い、ストア・パス（７）はロード・パス（6a），（6b）
と同じく、主記憶メモリ（１）と出力ベクトル・レジス
タ（５）の転送スループツトを高めている。
（１）に記憶されているスカラーおよびベクトル・デー
タはロード・パス（6a），（6b）および転送用スイツチ
ング回路（８）によつて転送先を制御され、スカラー・
レジスタ（３）、入力ベクトル・レジスタ（４）に格納
される。ここで、２つのロード・パス（6a），（6b）は
主記憶メモリ（１）と入力ベクトル・レジスタ（４）の
転送スループツトを高める為に設けられている。スカラ
ー・レジスタ（３）および入力ベクトル・レジスタ
（４）に格納されたデータは演算用スイツチング回路
（９）によつて演算器（2a），（2b），…（2n）の処理
の割り当てが行われ、並列演算処理装置（２）によつて
演算が行なわれる。並列演算処理装置（２）から出力さ
れた演算結果は、演算用スイツチング回路（９）を経て
出力ベクトル・レジスタ（５）に格納される。このとき
演算用スイツチング回路（９）は格納先の出力ベクトル
・レジスタ（５）を指定する。出力ベクトル・レジスタ
（５）に格納されたベクトル・データは、転送用スイツ
チング回路（８）とストア・パス（７）を経て主記憶メ
モリ（１）に記憶される。このとき転送用スイツチング
回路（８）は出力ベクトル・レジスタ（５）の選択を行
い、ストア・パス（７）はロード・パス（6a），（6b）
と同じく、主記憶メモリ（１）と出力ベクトル・レジス
タ（５）の転送スループツトを高めている。
従来のシステム構成では、並列演算処理装置（２）の各
演算器（2a），（2b），…（2n）での処理スピードの異
なる演算に対しては、特別なソフトウエア処理が必要で
あり、演算用スイツチング回路（９）の制御が複雑にな
り、データのスループツトの効率が落ちるという欠点が
あつた。
演算器（2a），（2b），…（2n）での処理スピードの異
なる演算に対しては、特別なソフトウエア処理が必要で
あり、演算用スイツチング回路（９）の制御が複雑にな
り、データのスループツトの効率が落ちるという欠点が
あつた。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、各演算器にラベルを付し、処理の
開始された演算器のラベルをフアーストイン・フアース
トアウト記憶装置に格納し、このフアーストイン・フア
ーストアウト記憶装置の出力と処理の終つた演算器のラ
ベルを比較し、一致したものから演算結果を出力するこ
とにより、処理スピードの異なる並列処理におけるデー
タのスループツト効率を落すことなく処理することがで
き、また、ラベルコントロール装置を設けることにより
フアーストイン・フアーストアウト記憶装置に格納され
る演算器のラベルの順序を任意に設定でき、システムの
柔軟性を得ることができる並列演算処理装置を提供する
ものである。
めになされたもので、各演算器にラベルを付し、処理の
開始された演算器のラベルをフアーストイン・フアース
トアウト記憶装置に格納し、このフアーストイン・フア
ーストアウト記憶装置の出力と処理の終つた演算器のラ
ベルを比較し、一致したものから演算結果を出力するこ
とにより、処理スピードの異なる並列処理におけるデー
タのスループツト効率を落すことなく処理することがで
き、また、ラベルコントロール装置を設けることにより
フアーストイン・フアーストアウト記憶装置に格納され
る演算器のラベルの順序を任意に設定でき、システムの
柔軟性を得ることができる並列演算処理装置を提供する
ものである。
以下、この発明の一実施例を第２図で説明する。第２図
において、（２）〜（５）は上述した従来装置の構成と
同様である。（10a），（10b），…（10n）は演算器（2
a），（2b），…（2n）の区別をする為のラベルを発生
するラベル発生装置、（11）はこのラベル発生装置（10
a），（10b），…（10n）で設定されたラベルを格納す
るフアーストイン・フアーストアウト記憶装置、（12
a），（12b），…（12n）はラベル発生装置（10a），
（10b），…（10n）で設定されるラベルとフアーストイ
ン・フアーストアウト記憶装置（11）から出力されるラ
ベルとの一致検出を行うラベル比較器、（13）はシステ
ム・バス、（14）はスカラー・レジスタ（３）、入力ベ
クトル・レジスタ（４）から並列演算処理器（２）へデ
ータを転送する入力データ・バス、（15）は並列演算処
理器（２）から出力ベクトル・レジスタ（５）ヘデータ
を転送する出力データ・バス、（16）はラベル発生装置
（10a），（10b），…（10n）に対してラベル発生を制
御するラベル発生信号、（17）はラベル比較器（12
a），（12b），…（12n）から演算器（2a），（2b），
…（2n）に対して出力を制御するラベル一致信号であ
る。
において、（２）〜（５）は上述した従来装置の構成と
同様である。（10a），（10b），…（10n）は演算器（2
a），（2b），…（2n）の区別をする為のラベルを発生
するラベル発生装置、（11）はこのラベル発生装置（10
a），（10b），…（10n）で設定されたラベルを格納す
るフアーストイン・フアーストアウト記憶装置、（12
a），（12b），…（12n）はラベル発生装置（10a），
（10b），…（10n）で設定されるラベルとフアーストイ
ン・フアーストアウト記憶装置（11）から出力されるラ
ベルとの一致検出を行うラベル比較器、（13）はシステ
ム・バス、（14）はスカラー・レジスタ（３）、入力ベ
クトル・レジスタ（４）から並列演算処理器（２）へデ
ータを転送する入力データ・バス、（15）は並列演算処
理器（２）から出力ベクトル・レジスタ（５）ヘデータ
を転送する出力データ・バス、（16）はラベル発生装置
（10a），（10b），…（10n）に対してラベル発生を制
御するラベル発生信号、（17）はラベル比較器（12
a），（12b），…（12n）から演算器（2a），（2b），
…（2n）に対して出力を制御するラベル一致信号であ
る。
発明の一実施例である第２図を用いてその動作を説明す
る。スカラー・レジスタ（３）および入力ベクトル・レ
ジスタ（４）にデータが格納されるまでと、出力ベクト
ル・レジスタ（５）からデータが転送されるまでは、従
来技術と同じ動作であるので説明を省略する。スカラー
・レジスタ（３）および入力ベクトル・レジスタ（４）
に格納されたデータを処理する為にある演算器、例えば
演算器（2a）にデータが転送されると、演算器（2a）か
らラベル発生装置（10a）にラベル発生信号（16a）が送
られ、ラベル発生装置（10a）で発生されたラベルａが
フアーストイン・フアーストアウト記憶装置（11）に格
納される。この入力ベクトル・レジスタ（４）から各演
算器（2a），（2b），…（2n）へデータが転送される一
連の操作が次々に行なわれた結果、フアーストイン・フ
アーストアウト記憶装置（11）には処理が開始された演
算器の順序が記録され、フアーストイン・フアーストア
ウト記憶装置（11）からは、最初に処理を開始した演算
器のラベルが出力される。いま、フアーストイン・フア
ーストアウト記憶装置（11）にa,b,…ｎの順にラベルが
格納されているとする。このときラベルａをもつ演算器
（2a）以外の演算器（2b）の処理が終了しても、フアー
ストイン・フアーストアウト記憶装置（11）の出力ラベ
ルａとラベル発生器（10b）の出力ラベルｂとは一致し
ないので、ラベル比較器（12b）からラベル一致信号（1
7b）は出力されない。次に、ラベルａをもつ演算器（2
a）の処理が終了すると、フアーストイン・フアースト
アウト記憶装置（11）の出力ラベルａとラベル発生器
（10a）の出力ラベルａが一致し、ラベル比較器（12a）
から演算器（2a）に対し、ラベル一致信号（17a）が送
られ、演算器（2a）で行なわれた演算結果が出力データ
・バス（15）を介して、出力ベクトル・レジスタ（５）
に出力される。演算器（2a）の演算結果が出力される
と、フアーストイン・フアーストアウト記憶装置（11）
の出力は、ラベルｂとなり、演算器（2b）の演算が終了
するまで他の演算器の出力を禁止する。このようにして
演算器で処理が開始された順序をくずさずに演算結果を
出力することにより、演算器での処理スピードの異なる
並列演算処理、特にベクトル処理などの出力制御をわず
かなハードウエアを追加するだけで簡単に実行できる。
る。スカラー・レジスタ（３）および入力ベクトル・レ
ジスタ（４）にデータが格納されるまでと、出力ベクト
ル・レジスタ（５）からデータが転送されるまでは、従
来技術と同じ動作であるので説明を省略する。スカラー
・レジスタ（３）および入力ベクトル・レジスタ（４）
に格納されたデータを処理する為にある演算器、例えば
演算器（2a）にデータが転送されると、演算器（2a）か
らラベル発生装置（10a）にラベル発生信号（16a）が送
られ、ラベル発生装置（10a）で発生されたラベルａが
フアーストイン・フアーストアウト記憶装置（11）に格
納される。この入力ベクトル・レジスタ（４）から各演
算器（2a），（2b），…（2n）へデータが転送される一
連の操作が次々に行なわれた結果、フアーストイン・フ
アーストアウト記憶装置（11）には処理が開始された演
算器の順序が記録され、フアーストイン・フアーストア
ウト記憶装置（11）からは、最初に処理を開始した演算
器のラベルが出力される。いま、フアーストイン・フア
ーストアウト記憶装置（11）にa,b,…ｎの順にラベルが
格納されているとする。このときラベルａをもつ演算器
（2a）以外の演算器（2b）の処理が終了しても、フアー
ストイン・フアーストアウト記憶装置（11）の出力ラベ
ルａとラベル発生器（10b）の出力ラベルｂとは一致し
ないので、ラベル比較器（12b）からラベル一致信号（1
7b）は出力されない。次に、ラベルａをもつ演算器（2
a）の処理が終了すると、フアーストイン・フアースト
アウト記憶装置（11）の出力ラベルａとラベル発生器
（10a）の出力ラベルａが一致し、ラベル比較器（12a）
から演算器（2a）に対し、ラベル一致信号（17a）が送
られ、演算器（2a）で行なわれた演算結果が出力データ
・バス（15）を介して、出力ベクトル・レジスタ（５）
に出力される。演算器（2a）の演算結果が出力される
と、フアーストイン・フアーストアウト記憶装置（11）
の出力は、ラベルｂとなり、演算器（2b）の演算が終了
するまで他の演算器の出力を禁止する。このようにして
演算器で処理が開始された順序をくずさずに演算結果を
出力することにより、演算器での処理スピードの異なる
並列演算処理、特にベクトル処理などの出力制御をわず
かなハードウエアを追加するだけで簡単に実行できる。
以上のように、処理開始順に演算器のラベルがフアース
トイン・フアーストアウト記憶装置（11）に格納され、
その格納された順番に処理の終了した演算器の演算結果
が出力されるように構成されている。
トイン・フアーストアウト記憶装置（11）に格納され、
その格納された順番に処理の終了した演算器の演算結果
が出力されるように構成されている。
また、第３図に示すように、フアーストイン・フアース
トアウト記憶装置（11）に格納される演算器のラベルの
順番を任意に設定可能なラベルコントロール装置（18）
を設けることにより、フアーストイン・フアーストアウ
ト記憶装置（11）に格納される演算器のラベルの順番を
任意に変更することができるので、処理の終了した演算
器の演算結果の出力順を任意に変更することができ、シ
ステムの柔軟性が得られる。
トアウト記憶装置（11）に格納される演算器のラベルの
順番を任意に設定可能なラベルコントロール装置（18）
を設けることにより、フアーストイン・フアーストアウ
ト記憶装置（11）に格納される演算器のラベルの順番を
任意に変更することができるので、処理の終了した演算
器の演算結果の出力順を任意に変更することができ、シ
ステムの柔軟性が得られる。
以上のように、この発明によれば、ラベル発生装置によ
り各演算器にそれぞれラベルを付し、処理の開始された
演算器のラベルをフアーストイン・フアーストアウト記
憶装置に格納し、このフアーストイン・フアーストアウ
ト記憶装置の出力ラベルと処理の終了した演算器のラベ
ルとを比較器により比較し、両ラベルが一致したとき、
その演算器の演算結果を出力させる信号を出力するよう
に構成したので、処理スピードの異なる並列処理が複雑
なソフトウエアを必要とすることなく、データのスルー
プツト効率を落とさずに処理できる効果がある。
り各演算器にそれぞれラベルを付し、処理の開始された
演算器のラベルをフアーストイン・フアーストアウト記
憶装置に格納し、このフアーストイン・フアーストアウ
ト記憶装置の出力ラベルと処理の終了した演算器のラベ
ルとを比較器により比較し、両ラベルが一致したとき、
その演算器の演算結果を出力させる信号を出力するよう
に構成したので、処理スピードの異なる並列処理が複雑
なソフトウエアを必要とすることなく、データのスルー
プツト効率を落とさずに処理できる効果がある。
また、ラベルコントロール装置を設けたことにより、フ
アーストイン・フアーストアウト記憶装置に格納される
演算器のラベルの順番を任意に設定可能となり、システ
ムの柔軟性が得られる効果がある。
アーストイン・フアーストアウト記憶装置に格納される
演算器のラベルの順番を任意に設定可能となり、システ
ムの柔軟性が得られる効果がある。
第１図は従来の並列演算処理装置を示すブロツク図、第
２図はこの発明の一実施例による並列演算処理装置を示
すブロツク図、第３図は別の発明の一実施例による並列
演算処理装置を示すブロツク図である。 図において、（2a），（2b），…（2n）は演算器、（10
a），（10b），…（10n）はラベル発生装置、（11）は
フアーストイン・フアーストアウト記憶装置、（12
a），（12b），…（12n）は比較器、（18）はラベルコ
ントロール装置である。 尚、図中同一符号は同一又は相当部分を示す。
２図はこの発明の一実施例による並列演算処理装置を示
すブロツク図、第３図は別の発明の一実施例による並列
演算処理装置を示すブロツク図である。 図において、（2a），（2b），…（2n）は演算器、（10
a），（10b），…（10n）はラベル発生装置、（11）は
フアーストイン・フアーストアウト記憶装置、（12
a），（12b），…（12n）は比較器、（18）はラベルコ
ントロール装置である。 尚、図中同一符号は同一又は相当部分を示す。
Claims (2)
- 【請求項１】それぞれ独立して各処理を実行する複数の
演算器によって構成される並列演算処理装置において、
上記各演算器に対応して設けられ、自演算器に付される
ラベルを発生する複数のラベル発生装置と、上記各ラベ
ル発生装置が発生した自演算器のラベルを、上記各演算
器の起動順に格納していくファーストイン・ファースト
アウト記憶装置と、上記各演算器のうち、処理の終わっ
た演算器のラベルを上記ファーストイン・ファーストア
ウト記憶装置の出力ラベルと比較し、両ラベルが一致し
た場合に該処理の終った演算器に対して出力指示するこ
とにより、起動された順に演算結果を出力させる比較器
とを備えたことを特徴とする並列演算処理装置。 - 【請求項２】それぞれ独立して各処理を実行する複数の
演算器によって構成される並列演算処理装置において、
上記各演算器に対応して設けられ、自演算器に付される
ラベルを発生する複数のラベル発生装置と、上記各演算
器のうち処理の開始された演算器のラべルを格納してい
くファーストイン・ファーストアウト記憶装置と、上記
各演算器のうち、処理の終った演算器のラベルを上記フ
ァーストイン・ファーストアウト記憶装置の出力ラベル
と比較し、両ラベルが一致した場合に該処理の終った演
算器に対して出力指示することにより、格納された順に
演算結果を出力させる比較器と、上記ファーストイン・
ファーストアウト記憶装置に格納される上記演算器のラ
ベルの格納順序を任意に設定可能なラベルコントロール
装置とを備えたことを特徴とする並列演算処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062473A JPH0756648B2 (ja) | 1985-03-25 | 1985-03-25 | 並列演算処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60062473A JPH0756648B2 (ja) | 1985-03-25 | 1985-03-25 | 並列演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220071A JPS61220071A (ja) | 1986-09-30 |
| JPH0756648B2 true JPH0756648B2 (ja) | 1995-06-14 |
Family
ID=13201192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60062473A Expired - Lifetime JPH0756648B2 (ja) | 1985-03-25 | 1985-03-25 | 並列演算処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756648B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01197840A (ja) * | 1988-02-02 | 1989-08-09 | Nec Corp | 情報処理装置 |
| JP3108421B2 (ja) * | 1990-02-09 | 2000-11-13 | シャープ株式会社 | メモリアクセス装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5110746A (ja) * | 1974-07-17 | 1976-01-28 | Hitachi Ltd | |
| US4594660A (en) * | 1982-10-13 | 1986-06-10 | Honeywell Information Systems Inc. | Collector |
-
1985
- 1985-03-25 JP JP60062473A patent/JPH0756648B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61220071A (ja) | 1986-09-30 |
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