JPS6077265A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
- Publication number
- JPS6077265A JPS6077265A JP58185007A JP18500783A JPS6077265A JP S6077265 A JPS6077265 A JP S6077265A JP 58185007 A JP58185007 A JP 58185007A JP 18500783 A JP18500783 A JP 18500783A JP S6077265 A JPS6077265 A JP S6077265A
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- JP
- Japan
- Prior art keywords
- vector
- processing
- instruction
- elements
- operators
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8092—Array of vector units
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ベクトル処理装置に関する。
〔発明の背景〕−
従来のベクトル処理装置では、処理速度を上げる為に、
ベクトル演算器及び／又は主記憶装置とベクトルレジス
タ間のデータ転送を司さどるデータ転送回路を複数個有
する場合がある。しかし、実際のベクトル処理を構成す
るベクトル命令群においては、同時に実行できるベクト
ル命令の数が少なく、これら複数のベクトル演算器及び
／又は主記憶とベクトルレジスタ間のデータ転送囲路を
同時に使用できず、ベクトル演算器の使用効率が低く、
処理の高速化が期待できない欠点がある。
ベクトル演算器及び／又は主記憶装置とベクトルレジス
タ間のデータ転送を司さどるデータ転送回路を複数個有
する場合がある。しかし、実際のベクトル処理を構成す
るベクトル命令群においては、同時に実行できるベクト
ル命令の数が少なく、これら複数のベクトル演算器及び
／又は主記憶とベクトルレジスタ間のデータ転送囲路を
同時に使用できず、ベクトル演算器の使用効率が低く、
処理の高速化が期待できない欠点がある。
本発明の目的は、ベクトル演算器の使用効率を高め、処
理の高速化を図るベクトル処理装Ｒ８提。
理の高速化を図るベクトル処理装Ｒ８提。
供することにある。
本発明では、複数の２クトルレジスタと複数のベクトル
演算器とを備えるベクトル処理装置において、１゛つの
ベクトル命令を実行するに際し、各ベクトル演算器毎に
処理すべきベクトル要素数を指示する回路を設けること
により、全体として本米処理すべき要素の数だけベクト
ル処理を行うことを可能としたものである。
演算器とを備えるベクトル処理装置において、１゛つの
ベクトル命令を実行するに際し、各ベクトル演算器毎に
処理すべきベクトル要素数を指示する回路を設けること
により、全体として本米処理すべき要素の数だけベクト
ル処理を行うことを可能としたものである。
以下、本発明の一笑施例を図面を用いて説明する。
第１図は、本発明のベクトル処理装置の一笑施例を示す
全体の構成図であり、１は主記憶装置、２は記憶制御部
、３はスカラ演算処理部、４−０゜４−１．・・・、４
−（ｎ−１）はそれぞれベクトル演算処理部であって、
それぞれ複数のベクトルレジスタ９〜１６．１つ又は複
数のベクトル演算器１７．１８．１つ又は複数のベクト
ルレジスタと主記憶との間のデータ転送回路６，７．８
を備える。図ではベクトル演算処理部４−０のみ詳細に
示してあり、他の４−１〜４−３も同じ構成である。５
はベクトル演算制御部であって、ベクトル演算処理部４
−０．・・・。
全体の構成図であり、１は主記憶装置、２は記憶制御部
、３はスカラ演算処理部、４−０゜４−１．・・・、４
−（ｎ−１）はそれぞれベクトル演算処理部であって、
それぞれ複数のベクトルレジスタ９〜１６．１つ又は複
数のベクトル演算器１７．１８．１つ又は複数のベクト
ルレジスタと主記憶との間のデータ転送回路６，７．８
を備える。図ではベクトル演算処理部４−０のみ詳細に
示してあり、他の４−１〜４−３も同じ構成である。５
はベクトル演算制御部であって、ベクトル演算処理部４
−０．・・・。
４−（ｎ−１）を制御するものである。なお、ベクトル
演算処理部の中のデータ転送回路６と７はフェッチ用、
データ転送回路８はストア用である。茨た１９と２０は
分配回路であり、図ではベクトル演算処理部毎に独立し
ているが、全てのベクトル演算処理部間を接続してあっ
てもよい。
演算処理部の中のデータ転送回路６と７はフェッチ用、
データ転送回路８はストア用である。茨た１９と２０は
分配回路であり、図ではベクトル演算処理部毎に独立し
ているが、全てのベクトル演算処理部間を接続してあっ
てもよい。
主記憶装置１から、ベクトル命令列の処理開始を指示す
る命令が読み出されると、スカラ演算処理部３は、ベク
トル演算制御部５に、ベクトル命令開始アドレスと、ベ
クトル処理要素数りを指示する。ベクトル演算制御部５
は、指示されたアドレスからベクトル命令列を読み出し
解読結果ｔこ従い、ベクトル演算処理部４−０．４−１
．・・・、４−ｎ−１内の、ベクトル演算器あるいはベ
クトルレジスタあるいはデータ転送回路に、ベクトル命
令の実行を指示する。
る命令が読み出されると、スカラ演算処理部３は、ベク
トル演算制御部５に、ベクトル命令開始アドレスと、ベ
クトル処理要素数りを指示する。ベクトル演算制御部５
は、指示されたアドレスからベクトル命令列を読み出し
解読結果ｔこ従い、ベクトル演算処理部４−０．４−１
．・・・、４−ｎ−１内の、ベクトル演算器あるいはベ
クトルレジスタあるいはデータ転送回路に、ベクトル命
令の実行を指示する。
ベクトル演算処理部を複数もつベクトル処理装置では、
従来、あるベクトル命令をベクトル演算処理部４−０で
実行し、並行して次のベクトル命ζ ′ 令をベクトル演算処理部４−１で実行するというように
、ベクトル命令を並列して実行することにより、処理速
度をあげている。すなわち、ベクトル演算制御部５は、
１つのベクトル命令の実行に際し、ベクトル演算処理部
４−０．４−１．・・・。
従来、あるベクトル命令をベクトル演算処理部４−０で
実行し、並行して次のベクトル命ζ ′ 令をベクトル演算処理部４−１で実行するというように
、ベクトル命令を並列して実行することにより、処理速
度をあげている。すなわち、ベクトル演算制御部５は、
１つのベクトル命令の実行に際し、ベクトル演算処理部
４−０．４−１．・・・。
４−（ｎ−１）のどれか１つに、処理要素数りのベクト
ル命令の実行そ指示する。
ル命令の実行そ指示する。
従って、従来の処理方法では、ベクトル演算処理部が多
数あっても、実行しようとするベクトル□命令の数か少
ない場合には、空いているベクトル演算処理部が多くな
ることになる。
数あっても、実行しようとするベクトル□命令の数か少
ない場合には、空いているベクトル演算処理部が多くな
ることになる。
本発明のベクトル処理装置では、１つのベクトル命令を
ベクトル要素番号に注目して、複数のベクトル演算処理
部で以下の様に分割して処理する即ち、ベクトル要素番
号Ｂｉとすると、ベクトル演算処理部４−０は、ｉがｎ
の倍数ベクトル演算処理部４−１は、凰かｎの倍数＋１
ベクトル演算処理部４−（ｎ−１）は里がｎの倍数＋ｎ
−１のものを処理する。従って例えば、 Ａ（ｉ ）＝Ｂ（ｉ ）十ｃ（ｉ ） ｉ＝１．２．・
・・Ｌなるベクトル加算を行う場合、従来は第２図に示
す如く、主記憶からベクトルレジスタへのロード動作と
ベクトルレジスタ内のデータを使っての加算動作とベク
トルレジスタから主記憶へ結果のストア動作が並列に実
行されるか、ベクトル演算処理部は１つしか動作しない
。従ってベクトル演舞処理部で処理するペター・ル要素
数は、従来ではスカラ演算処理部３から指示された値り
そのものである。しかし本発明では、 〔友〕 又は 〔ル〕＋１ ｎ ｎ （〔−〕は、Ｌそこえない最大の整数）ＩＩ である。このように、１つのベクトル命令を、複数のベ
クトル演算処理部で分割して処理する方法を、Ｐａｒａ
ｌｌｅｌ Ｐｒｏｃｅｓｓ 処理とよぶ。
ベクトル要素番号に注目して、複数のベクトル演算処理
部で以下の様に分割して処理する即ち、ベクトル要素番
号Ｂｉとすると、ベクトル演算処理部４−０は、ｉがｎ
の倍数ベクトル演算処理部４−１は、凰かｎの倍数＋１
ベクトル演算処理部４−（ｎ−１）は里がｎの倍数＋ｎ
−１のものを処理する。従って例えば、 Ａ（ｉ ）＝Ｂ（ｉ ）十ｃ（ｉ ） ｉ＝１．２．・
・・Ｌなるベクトル加算を行う場合、従来は第２図に示
す如く、主記憶からベクトルレジスタへのロード動作と
ベクトルレジスタ内のデータを使っての加算動作とベク
トルレジスタから主記憶へ結果のストア動作が並列に実
行されるか、ベクトル演算処理部は１つしか動作しない
。従ってベクトル演舞処理部で処理するペター・ル要素
数は、従来ではスカラ演算処理部３から指示された値り
そのものである。しかし本発明では、 〔友〕 又は 〔ル〕＋１ ｎ ｎ （〔−〕は、Ｌそこえない最大の整数）ＩＩ である。このように、１つのベクトル命令を、複数のベ
クトル演算処理部で分割して処理する方法を、Ｐａｒａ
ｌｌｅｌ Ｐｒｏｃｅｓｓ 処理とよぶ。
以下、Ｐａｒａｌｌｅｌ Ｐｒｏｃｅｓｓ 処理時のベ
クトル演。
クトル演。
禅制御部の１がＪ御の詳細について述べる。
ベクトル演算制御部５は、スカラ演算処理部３から指示
された処理ベクトル要素数Ｌ８ベクトル演算処理部の数
ｎで除算し、端数が出た場合は、ｎ個のベクトル演算処
理部のうち剰余の個数のみ、Ｌをｎで除した数より余分
に要素を処理する様、゛ベクトル演算処理部に対し指示
し、その結果、全体としてＬ個１のベクトル処理がなさ
れるよう制御する。
された処理ベクトル要素数Ｌ８ベクトル演算処理部の数
ｎで除算し、端数が出た場合は、ｎ個のベクトル演算処
理部のうち剰余の個数のみ、Ｌをｎで除した数より余分
に要素を処理する様、゛ベクトル演算処理部に対し指示
し、その結果、全体としてＬ個１のベクトル処理がなさ
れるよう制御する。
また、特に、処理要兜数りが、ベクトル演算処理部の数
ｎより小さい場合、ベクトル演算制御部は、ベクトル演
算処理部４．−０ 、４−１’ 、・・・、４−（ｎ−
１）のうち４−０ 、４−１ 、・・・、４−（］、−
１）のＬ個のみ起動し、４−Ｌ、・・・、４−（ｎ−１
）については、起動を行わすいよう制御する。
ｎより小さい場合、ベクトル演算制御部は、ベクトル演
算処理部４．−０ 、４−１’ 、・・・、４−（ｎ−
１）のうち４−０ 、４−１ 、・・・、４−（］、−
１）のＬ個のみ起動し、４−Ｌ、・・・、４−（ｎ−１
）については、起動を行わすいよう制御する。
ｎ＝４とした場合の詳細を第３図に示す。落３１日にお
いて、スカラ演舞処理部３で、ベクトル命智列来行開ム
ロを指示する命伶かｔＩＡ′絖されると、スカラ演舅処
理部３は、ベクトル演算ｉ［ｉＪ御部５に対し、ベクト
ル演算）開始アドレスと、ベクトル処理要素数Ｌ８−指
示する。
いて、スカラ演舞処理部３で、ベクトル命智列来行開ム
ロを指示する命伶かｔＩＡ′絖されると、スカラ演舅処
理部３は、ベクトル演算ｉ［ｉＪ御部５に対し、ベクト
ル演算）開始アドレスと、ベクトル処理要素数Ｌ８−指
示する。
ベクトル演算制御部５は、スカラ演算処理部３から指示
されたベクトル処理要素数りそ、ベクトル長レジスタ５
−１に保持する。ベクトル長レジスタは、ベクトル処理
要素数Ｌｆ、ｍビットの２進形式ｅＯｅｌ・・・・・・
ｅｒｎ−１で保持するものとして、具体的な（ロ）路を
示しである。
されたベクトル処理要素数りそ、ベクトル長レジスタ５
−１に保持する。ベクトル長レジスタは、ベクトル処理
要素数Ｌｆ、ｍビットの２進形式ｅＯｅｌ・・・・・・
ｅｒｎ−１で保持するものとして、具体的な（ロ）路を
示しである。
ベクトル演３１Ｌ制御部５は、スカラ演算処理部３から
指示されたアドレスから、ベクトル命令列を配憶制御部
２を通して睨み出し、ぞれをベクトル命令Ｎ読回路５−
２で解読し、ざらにベクトル命令起動判定回路５−３で
起動刊足を行う。こごで起動ｉＪと判定】−ると、ベク
トル演算処理部４−ｏ。
指示されたアドレスから、ベクトル命令列を配憶制御部
２を通して睨み出し、ぞれをベクトル命令Ｎ読回路５−
２で解読し、ざらにベクトル命令起動判定回路５−３で
起動刊足を行う。こごで起動ｉＪと判定】−ると、ベク
トル演算処理部４−ｏ。
４−１．４−２．４−３に対し、バク１乙゛し節令の゛
実行そ指示する。ベクトル演算謬」何部５は、ベクトル
演算処理部４−０ 、４−１ 、４−２ 、４−３の各
々に対しベクトル命令実行を指示するに除し一命令の種
類、使用するベクトルレジスタの誉号などとともに、各
ベクトル演算処理部で処理すべき表素数を指示する。
実行そ指示する。ベクトル演算謬」何部５は、ベクトル
演算処理部４−０ 、４−１ 、４−２ 、４−３の各
々に対しベクトル命令実行を指示するに除し一命令の種
類、使用するベクトルレジスタの誉号などとともに、各
ベクトル演算処理部で処理すべき表素数を指示する。
１つのベクトル命令がベクトル演詠処理部４−０４−１
．４−２．４−３で４分割して行われる為ミ各ベクトル
演算処理部で処理するベクトル処理要滓、ｔヅは、第４
図に示すようになる。すなわち、ベクトル演算制御部５
は処理要素数として（１）をベクトル演算処理部４−０
、４−１． 、４−２ 、４−３に指示し、あわせで
、指示した処理要素数より１要素余分に処理を行えとい
う指示をベクトル演初処理部４−０．４−１．４−２に
与えているみ８０は各ベクトル演算処理部４−０〜４−
３に対し処理敬素数を指示する佃芳純である。また６〇
−〇〜６０−２はそれぞれベクトル演算処理部４−θ〜
４−２に対する】要素余分処理指示化＠線である。以上
の様なｆｔｊｌＪ御を杓うことにより、トータルとして
、Ｌ要素のベクトル処理を実現することができる。この
場合、ベクトル演算処理部４−０〜４−３は、それぞれ
Ｌ要素のうちの１↑ｖｉｏＤ ４ ＝ ０゜１Ｍ０Ｄ４
＝１．１Ｍ０Ｄ ４＝２．１Ｍ０Ｄ ４＝３なる要素を
分担する。
．４−２．４−３で４分割して行われる為ミ各ベクトル
演算処理部で処理するベクトル処理要滓、ｔヅは、第４
図に示すようになる。すなわち、ベクトル演算制御部５
は処理要素数として（１）をベクトル演算処理部４−０
、４−１． 、４−２ 、４−３に指示し、あわせで
、指示した処理要素数より１要素余分に処理を行えとい
う指示をベクトル演初処理部４−０．４−１．４−２に
与えているみ８０は各ベクトル演算処理部４−０〜４−
３に対し処理敬素数を指示する佃芳純である。また６〇
−〇〜６０−２はそれぞれベクトル演算処理部４−θ〜
４−２に対する】要素余分処理指示化＠線である。以上
の様なｆｔｊｌＪ御を杓うことにより、トータルとして
、Ｌ要素のベクトル処理を実現することができる。この
場合、ベクトル演算処理部４−０〜４−３は、それぞれ
Ｌ要素のうちの１↑ｖｉｏＤ ４ ＝ ０゜１Ｍ０Ｄ４
＝１．１Ｍ０Ｄ ４＝２．１Ｍ０Ｄ ４＝３なる要素を
分担する。
第３図では、ベクトル長レジスタ５−１に１“検出回路
５−４、’２”検出回路５−５及び１３“検出回路５−
６を接続することによって、Ｌが４体満の場合には４個
のベクトル演算処理部のうちＬ個しか起動しないよう制
御している。７０−０〜７０−３はそれぞれベクトル演
算処理部４−０〜４−３に対する起動指示信号線である
。これにより、実際には１畏累もベクトル処理を実行し
ないのにベクトル演算処理部を起動するということがな
くなり、処理の簡素化を図っている。
５−４、’２”検出回路５−５及び１３“検出回路５−
６を接続することによって、Ｌが４体満の場合には４個
のベクトル演算処理部のうちＬ個しか起動しないよう制
御している。７０−０〜７０−３はそれぞれベクトル演
算処理部４−０〜４−３に対する起動指示信号線である
。これにより、実際には１畏累もベクトル処理を実行し
ないのにベクトル演算処理部を起動するということがな
くなり、処理の簡素化を図っている。
なお、第３図の実施例では、ベクトル演算制御部５はベ
クトル演算処理部に対し、処理要素数と＋１指示を出す
よう制御するとしていたが、第５図の実施例に示す様に
、ベクトル演算制御部５内で、あらかじめ加算器５−７
〜５−９で加算処理を施した上でベクトル演算処理部に
処理要素数を指示するよう制御することも可能である。
クトル演算処理部に対し、処理要素数と＋１指示を出す
よう制御するとしていたが、第５図の実施例に示す様に
、ベクトル演算制御部５内で、あらかじめ加算器５−７
〜５−９で加算処理を施した上でベクトル演算処理部に
処理要素数を指示するよう制御することも可能である。
なお、加算器５−７〜５−９は、それぞれ０あるいは１
を選択的に出力する定数切換器５−１０〜５−１２の出
力を加算するようになっている。
を選択的に出力する定数切換器５−１０〜５−１２の出
力を加算するようになっている。
本発明によれば、１つのベクトル命令を複数のベクトル
演算器で分割して処理する為、ベクトル演算器の使用効
率を高めることができるので、処理の尚連化か可能とな
る。
演算器で分割して処理する為、ベクトル演算器の使用効
率を高めることができるので、処理の尚連化か可能とな
る。
第１図は本発明のベクトル処理装置の一実施例を示す全
体の構成図、第２図は従来のベクトル処理装置における
処理の概略タイムチャート、第３図は、本発明の一実施
例でｎ＝４とした場合のベクトル演算制御部の詳細図、
第４図は、第３図における各ベクトル演算処理部で処理
すべきベクトル要索数を示す表図、第ｑ図は、本発明の
他の実施例におけるベクトル演算制御部の要部を示す図
である。 図において ■・・・主記憶装置 ２・・・記憶制御部３・・・スカ
ラ演算処理部 ４−０〜４−（ｎ−１）・・・ベクトル演算処理部５・
・・ベクトル演算制御部 ５−１・・・ベクトルレジスタ ６〜８・・・データ転送回路 ９〜１６・・・ベクトルレジスタ ー７．１８・・・ベクトル演算器 １９．２０・・分配回路 ｔて 第 ｌ 箇 第２図 第４図
体の構成図、第２図は従来のベクトル処理装置における
処理の概略タイムチャート、第３図は、本発明の一実施
例でｎ＝４とした場合のベクトル演算制御部の詳細図、
第４図は、第３図における各ベクトル演算処理部で処理
すべきベクトル要索数を示す表図、第ｑ図は、本発明の
他の実施例におけるベクトル演算制御部の要部を示す図
である。 図において ■・・・主記憶装置 ２・・・記憶制御部３・・・スカ
ラ演算処理部 ４−０〜４−（ｎ−１）・・・ベクトル演算処理部５・
・・ベクトル演算制御部 ５−１・・・ベクトルレジスタ ６〜８・・・データ転送回路 ９〜１６・・・ベクトルレジスタ ー７．１８・・・ベクトル演算器 １９．２０・・分配回路 ｔて 第 ｌ 箇 第２図 第４図
Claims (1)
- 【特許請求の範囲】 （す俵数のベクトルレジスタと、当該ベクトルレジスタ
から受取ったベクトルデータに対し演昇処理を行ない結
果を前記ベクトルレジスタに送出するｎ個のベクトル演
算器とを有するベクトル処理装置であって、１つのベク
トル命令によって指定されるベクトル要素数がＬ個であ
るベクトル処理を実行するに際し、前記ｎ個のベクトル
演算器でそれぞれベクトル要素を Ｌ Ｌ 〔−〕 又は 〔−）＋１ 個 ｎ ｎ Ｌ （〔−〕は−を超えない最大の整数） ｎ ｎ すつ分担して処理することを特徴とするベクトル処理装
置。 （２、特許請求の範囲第１項記載のベクトル処理装置に
おいて、処理すべきベクトル要素数りがｎに満たない場
合には、ｎ個のうちのＬ個のベクトル演算器のみを用い
てベクトル処理を行うこと８％徴とするベクトル処理装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185007A JPS6077265A (ja) | 1983-10-05 | 1983-10-05 | ベクトル処理装置 |
| US06/657,354 US4685076A (en) | 1983-10-05 | 1984-10-03 | Vector processor for processing one vector instruction with a plurality of vector processing units |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58185007A JPS6077265A (ja) | 1983-10-05 | 1983-10-05 | ベクトル処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6077265A true JPS6077265A (ja) | 1985-05-01 |
Family
ID=16163141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58185007A Pending JPS6077265A (ja) | 1983-10-05 | 1983-10-05 | ベクトル処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4685076A (ja) |
| JP (1) | JPS6077265A (ja) |
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