JPS6072069A - ベクトル演算処理装置 - Google Patents
ベクトル演算処理装置Info
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- JPS6072069A JPS6072069A JP58179621A JP17962183A JPS6072069A JP S6072069 A JPS6072069 A JP S6072069A JP 58179621 A JP58179621 A JP 58179621A JP 17962183 A JP17962183 A JP 17962183A JP S6072069 A JPS6072069 A JP S6072069A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
- G06F15/8076—Details on data register access
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はベクトル演算処理装置に関する。
コンピュータの応用分野が拡大するにつれて、コンピュ
ータの高速データ処理への要請は際限なく広がシつつあ
る。超高速計算機（スーパーコンピータ）は、科学技術
分野でのこのような要請に応えるものとして、近年、特
に開発が活発化してきている。スーパーコンピュータに
おいては、処理すべき膨大なデータをベクトルデータ、
す々わち、順序付けられた一次元データ（ベクトルデー
タ）の集まシとしてとらえ、ベクトル演算処理装置がパ
イプライン方式によって高速処理している。
ータの高速データ処理への要請は際限なく広がシつつあ
る。超高速計算機（スーパーコンピータ）は、科学技術
分野でのこのような要請に応えるものとして、近年、特
に開発が活発化してきている。スーパーコンピュータに
おいては、処理すべき膨大なデータをベクトルデータ、
す々わち、順序付けられた一次元データ（ベクトルデー
タ）の集まシとしてとらえ、ベクトル演算処理装置がパ
イプライン方式によって高速処理している。
従来の−この種のベクトル演ａ、処理装置は、それぞれ
が順序付けられたデータエレメントを保持する複数個の
ベクトルレジスタと、ベクトル命令によって指定される
前記ベクトルレジスタのデータエレメントをクロックに
応答して順次に出力する出力選択回路と、該出力選択回
路からの前記データエレメントをパイプライン方式によ
って演算する前記ベクトル命令対応のベクトル演算器と
、該ベクトル演７Ｊ器における前記演算結果を前記ベク
トル命令によって指定される前記ベクトルレジスタに書
き込む入力選択回路とを備えている。
が順序付けられたデータエレメントを保持する複数個の
ベクトルレジスタと、ベクトル命令によって指定される
前記ベクトルレジスタのデータエレメントをクロックに
応答して順次に出力する出力選択回路と、該出力選択回
路からの前記データエレメントをパイプライン方式によ
って演算する前記ベクトル命令対応のベクトル演算器と
、該ベクトル演７Ｊ器における前記演算結果を前記ベク
トル命令によって指定される前記ベクトルレジスタに書
き込む入力選択回路とを備えている。
このような従来構成においては、たとえば、流体力和式
等科学技術計算においてよく現われる内積演算、すなわ
ち、前の演算結果に新しい演算結果を次々に加算または
乗算していく演算を行なう場合に、中間の演算結果は同
一のベクトルレジスタに書き込まれるだめ、中間の演初
紀果を加ａ貰たは乗算するときには、同一ベクトルレジ
スタどうしの演算になってパイプライン方式を適用し難
くなシ、処理速度が低下するという欠点がある。
等科学技術計算においてよく現われる内積演算、すなわ
ち、前の演算結果に新しい演算結果を次々に加算または
乗算していく演算を行なう場合に、中間の演算結果は同
一のベクトルレジスタに書き込まれるだめ、中間の演初
紀果を加ａ貰たは乗算するときには、同一ベクトルレジ
スタどうしの演算になってパイプライン方式を適用し難
くなシ、処理速度が低下するという欠点がある。
本発明の目的は、内積演ηを高速化できるベクトル演算
処理装釣を提供することにある。
処理装釣を提供することにある。
本発明の装置は、それぞれが順序伺けられたデータエレ
メントを保持する複数個のベクトルレジスタと、 ベクトル命令によって指定される前記ベクトルレジスタ
から順次に出力されたデータエレメントをパイプライン
方式によって演舞するベクトル演算器と、 該ベクトル演算器における前記演算結果を前記ベクトル
命令によって指定される前記ベクトルレジスタに書き込
む入力選択回路と、 前記ベクトル命令の指示に応答して前記書込を前記複数
個のベクトルレジスタに排他的に行なうように動作する
書込制御回路 とを設けたことを特徴とする。
メントを保持する複数個のベクトルレジスタと、 ベクトル命令によって指定される前記ベクトルレジスタ
から順次に出力されたデータエレメントをパイプライン
方式によって演舞するベクトル演算器と、 該ベクトル演算器における前記演算結果を前記ベクトル
命令によって指定される前記ベクトルレジスタに書き込
む入力選択回路と、 前記ベクトル命令の指示に応答して前記書込を前記複数
個のベクトルレジスタに排他的に行なうように動作する
書込制御回路 とを設けたことを特徴とする。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の一実施例を示すブロック図である。本
実施例は、４個のベクトルレジスタＶＲＱ。
実施例は、４個のベクトルレジスタＶＲＱ。
ＶＲＩ 、ＶＢ２およびＶＢ２と、出力選択回路０８Ｃ
と、加ｍ器ＡＤＤと、乗算器ＭＵＬと、入力選択回路Ｉ
ＳＯと、■込制御回路ＷＣＣと、４個のアドレスカウン
タＡＣＱ、ＡＣＩ、ＡＣ２およびＡＣ３とを設けている
。
と、加ｍ器ＡＤＤと、乗算器ＭＵＬと、入力選択回路Ｉ
ＳＯと、■込制御回路ＷＣＣと、４個のアドレスカウン
タＡＣＱ、ＡＣＩ、ＡＣ２およびＡＣ３とを設けている
。
ベクトルレジスタｖ′ｆＬＯ２■Ｒ１，ＶＲ２オヨヒ■
Ｒ３それぞれは、６４個のデータエレメントを保持でき
るように々っておシ、その保持番地はそれぞれアドレス
カウンタＡＣＱ、ＡＣＩ、ＡＣ２およびＡＣ３によって
指定される。アドレスカウンタＡＣＱ。
Ｒ３それぞれは、６４個のデータエレメントを保持でき
るように々っておシ、その保持番地はそれぞれアドレス
カウンタＡＣＱ、ＡＣＩ、ＡＣ２およびＡＣ３によって
指定される。アドレスカウンタＡＣＱ。
ＡＣＩ、ＡＣ２およびＡＣ３それぞれは、ベクトル命令
の開始時に０を保持しておシ、１クロツクごとに歩進す
る。
の開始時に０を保持しておシ、１クロツクごとに歩進す
る。
オペレーションコードがロードを指定しているベクトル
命令の場合には、主メモリ（図示を省略）からのデータ
ニレメン）ＬＯＩ）が、入力選択回路Ｉ８Ｃによって選
択されたベクトルレジスタＶ ＲＱ。
命令の場合には、主メモリ（図示を省略）からのデータ
ニレメン）ＬＯＩ）が、入力選択回路Ｉ８Ｃによって選
択されたベクトルレジスタＶ ＲＱ。
ＶＲｌ、ＶＢ２−ｊたはＶＢ３にクロックごとに次々と
省き込まれる。ベクトルレジスタと主メモリの番地とは
、それぞれベクトル命令の第１オペランド部と第２オペ
ランド部とで指定さｔｌ、またロードされるデータエレ
メントの数もベクトル命令によって１旨定される。
省き込まれる。ベクトルレジスタと主メモリの番地とは
、それぞれベクトル命令の第１オペランド部と第２オペ
ランド部とで指定さｔｌ、またロードされるデータエレ
メントの数もベクトル命令によって１旨定される。
オペレーションコードが加ηを指定しているベクトル命
令の場合には、出力選択回路Ｏ８Ｃはベクトル命令の第
２オペランド部と第３オペランド部でそれぞれ指定され
るベクトルレジスタＶＲＱ 。
令の場合には、出力選択回路Ｏ８Ｃはベクトル命令の第
２オペランド部と第３オペランド部でそれぞれ指定され
るベクトルレジスタＶＲＱ 。
ＶＲｌ、Ｖ’Ｒ２およびＶＢ２のうちの２個を選択し、
それらが保持するデータエレメントをクロックごとに順
次に加算器ＡＤｐに出力する。加算器ＡＤＤは、出力選
択回路Ｏ８Ｃからのデータエレメントをパイプライン方
式によって順次に加算し、加算結果を入力選択回路Ｉ８
Ｃに出力する。入力選択回路ＩＳＯは、この加算結果を
、第１オペランド部で指定されるベクトルレジスタＶＲ
Ｏ，ＶＲ１，ＶＲ２またはＶＢ２のうちの一つにクロッ
クごとに順次に書き込む。
それらが保持するデータエレメントをクロックごとに順
次に加算器ＡＤｐに出力する。加算器ＡＤＤは、出力選
択回路Ｏ８Ｃからのデータエレメントをパイプライン方
式によって順次に加算し、加算結果を入力選択回路Ｉ８
Ｃに出力する。入力選択回路ＩＳＯは、この加算結果を
、第１オペランド部で指定されるベクトルレジスタＶＲ
Ｏ，ＶＲ１，ＶＲ２またはＶＢ２のうちの一つにクロッ
クごとに順次に書き込む。
オペレーションコードが乗算を指定しているベクトル命
令の場合には、前述の加算の場合における加算器ＡＤＤ
Ｏ代シに、乗算器Ｉｖｉ Ｕ Ｌが棒、能することを除
いては、同様な動作が行なわれる。
令の場合には、前述の加算の場合における加算器ＡＤＤ
Ｏ代シに、乗算器Ｉｖｉ Ｕ Ｌが棒、能することを除
いては、同様な動作が行なわれる。
次に、オペレーションコードが内積演算を指定している
ベクトル命令である場合には、書込制御回路ＷＣＣが作
動する。内積演算の一例は次のようなプログラムで示さ
れる。
ベクトル命令である場合には、書込制御回路ＷＣＣが作
動する。内積演算の一例は次のようなプログラムで示さ
れる。
ＤＯ１０Ｉ＝１．ＶＬ
Ｓ、＝Ｓ−１−Ａ （Ｉ） ＊Ｂ （Ｉ）１６ Ｃ０Ｎ
ＴＩＮＵＥ 第２図は書込制御回路ＷＣＣの詳細を、ベクトルレジス
タＶＲ４およびＶＢ２と、アドレスカウンタＡＣ４およ
びＡＣ５と、第１図における入力選択回路ＩＳＯの一部
である入力レジスタＩＲ，ＱおよびＩＲｌとともに示す
回路図である。ベクトルレジスタＶＪおよびＶＢ２と、
アドレスカウンタＡＣ４およびＡＣ５は、第１図におけ
るそれぞれベクトルレジスタＶＲＱ〜ＶＲ３と、アドレ
スカウンタＡＣＱ〜ＡＣ３のうちの任意の２個を示し、
この２個の選定はベクトル命令によって指定できるよう
になっている。
ＴＩＮＵＥ 第２図は書込制御回路ＷＣＣの詳細を、ベクトルレジス
タＶＲ４およびＶＢ２と、アドレスカウンタＡＣ４およ
びＡＣ５と、第１図における入力選択回路ＩＳＯの一部
である入力レジスタＩＲ，ＱおよびＩＲｌとともに示す
回路図である。ベクトルレジスタＶＪおよびＶＢ２と、
アドレスカウンタＡＣ４およびＡＣ５は、第１図におけ
るそれぞれベクトルレジスタＶＲＱ〜ＶＲ３と、アドレ
スカウンタＡＣＱ〜ＡＣ３のうちの任意の２個を示し、
この２個の選定はベクトル命令によって指定できるよう
になっている。
本謝込制御回路ＷＣＣＨ、アドレスカウンタＡＣ５と、
一致回路ＳＭＱと、Ｉ’（Ｓ形の７リツプフロツプＦＦ
Ｑと、Ｄ形の７リツプフロクプＦＦ１と、３個の論理積
回路ＡＩ）Ｑ 、 ＡＤＩおよびＡＤ２と内内演ηを指
定するベクトル命令において、乗算器ＭＵＬまたは加嘗
、器ＡＤＤＫおける演算結果をベクトルレジスタに１き
込むとき、先ずベクトル演算処理装置のｉｌｌ Ｉｔ・
部（図示を省略）から書込制御回路ＷＣＣに対して、ベ
クトル長ＶＬとスタート信号とが与えられる。スタート
信号ＳＴは幅の狭いパルスであシ、１クロツク後には非
活性化されるが、このスタート信号ＳＴに応答して、フ
リップフロップＦＦＱがセット状態になり、またアドレ
スカウンタＡＣ５はベクトル長ＶＬを受け入れる。７リ
ツプフロツプＦＦＱのセット状態は、一致回路ＳＭＱか
らノセット入力端子に論理６１″が供給されるまで持続
する。
一致回路ＳＭＱと、Ｉ’（Ｓ形の７リツプフロツプＦＦ
Ｑと、Ｄ形の７リツプフロクプＦＦ１と、３個の論理積
回路ＡＩ）Ｑ 、 ＡＤＩおよびＡＤ２と内内演ηを指
定するベクトル命令において、乗算器ＭＵＬまたは加嘗
、器ＡＤＤＫおける演算結果をベクトルレジスタに１き
込むとき、先ずベクトル演算処理装置のｉｌｌ Ｉｔ・
部（図示を省略）から書込制御回路ＷＣＣに対して、ベ
クトル長ＶＬとスタート信号とが与えられる。スタート
信号ＳＴは幅の狭いパルスであシ、１クロツク後には非
活性化されるが、このスタート信号ＳＴに応答して、フ
リップフロップＦＦＱがセット状態になり、またアドレ
スカウンタＡＣ５はベクトル長ＶＬを受け入れる。７リ
ツプフロツプＦＦＱのセット状態は、一致回路ＳＭＱか
らノセット入力端子に論理６１″が供給されるまで持続
する。
フリップフロップＦＦ１は当初はリセット状態になって
いるため、論理積回路ＡＤ１においてＡＮＤ条件が成立
し、論理積回路ＡＤ１はベクトルレジスタＶＲ４のライ
トイネーブル端子ＷＥに論理１１”を供給する。一方、
論理積回路ＡＩ）２の出力は論理″′０”であることが
わかる。この結果によシ、入力レジスタＩＲＱとＩＲＩ
との双方に入力しているデータニレメン）ＤＥＯ（演算
結果）は、ベクトルレジスタＶ几４にのみ書き込みが許
される。アドレスカウンタＡＣ４には、番地″０＃が初
期設定されているため、データニレメン）ＤＥＱの第１
番目（ナンバ０）は、第１番目のクロックに応答してベ
クトルレジスタＶＲ４のアドレスＯに古き込まれること
になる。アドレスカウンタＡＣ４の内容は、論３］！積
回路ＡＤ１からの論理ｆｉ 、 ＄７田力に応答して歩
進する。
いるため、論理積回路ＡＤ１においてＡＮＤ条件が成立
し、論理積回路ＡＤ１はベクトルレジスタＶＲ４のライ
トイネーブル端子ＷＥに論理１１”を供給する。一方、
論理積回路ＡＩ）２の出力は論理″′０”であることが
わかる。この結果によシ、入力レジスタＩＲＱとＩＲＩ
との双方に入力しているデータニレメン）ＤＥＯ（演算
結果）は、ベクトルレジスタＶ几４にのみ書き込みが許
される。アドレスカウンタＡＣ４には、番地″０＃が初
期設定されているため、データニレメン）ＤＥＱの第１
番目（ナンバ０）は、第１番目のクロックに応答してベ
クトルレジスタＶＲ４のアドレスＯに古き込まれること
になる。アドレスカウンタＡＣ４の内容は、論３］！積
回路ＡＤ１からの論理ｆｉ 、 ＄７田力に応答して歩
進する。
この状態においては、論理積回路ＡＤＱは論理１１１″
を出力しているメこめ、フリップフロップＦＦ１は、第
２雀目のクロック（′こ応答して反転し、セット状態に
なる。このため、論理積回路ＡＤＩは論理゛０″、論理
積回路ＡＤ２は論理６１″を出力し、データエレメント
ＤＥＱの第２番目（ナンバ１）に、ベクトルレジスタＶ
Ｒ５のアドレス０に籐き込壕れることになる。アドレス
カウンタＡＣ５の内容は、論理積回路ＡＤ２からの論理
”１”出力に応答して歩進する。
を出力しているメこめ、フリップフロップＦＦ１は、第
２雀目のクロック（′こ応答して反転し、セット状態に
なる。このため、論理積回路ＡＤＩは論理゛０″、論理
積回路ＡＤ２は論理６１″を出力し、データエレメント
ＤＥＱの第２番目（ナンバ１）に、ベクトルレジスタＶ
Ｒ５のアドレス０に籐き込壕れることになる。アドレス
カウンタＡＣ５の内容は、論理積回路ＡＤ２からの論理
”１”出力に応答して歩進する。
第３番目のクロック印加時ｅこけ、フリップフロップＦ
ｉ′Ｉ Ｈ−リセット状態に反転し、データエレメン
トＤＥＯの第３届目は、再びベクトルレジスタＶＲ４の
アドレスｌに１１（き込まれる。このようにして、デー
タエレメント１）ＥＱの奇数番目はベクトルレジスタＶ
Ｒ４に偶数番目はベクトルレジスタＶ几５に、交互に振
シ分けて書き込まれでいく。
ｉ′Ｉ Ｈ−リセット状態に反転し、データエレメン
トＤＥＯの第３届目は、再びベクトルレジスタＶＲ４の
アドレスｌに１１（き込まれる。このようにして、デー
タエレメント１）ＥＱの奇数番目はベクトルレジスタＶ
Ｒ４に偶数番目はベクトルレジスタＶ几５に、交互に振
シ分けて書き込まれでいく。
一方、アドレスカウンタＡＣ５の内容はスタート信号Ｓ
Ｔが非活性化される第２番目のクロック印加以降にはク
ロックに応答して１だけ減算される。アドレスカウンタ
ＡＣ５の保持内容Ｕ１一致回路８ＭＱにも供給されてお
シ、一致回路ＳＭＯにおいて１と比較される。アドレス
カウンタＡＣ６の保持内容が１になると、一致回路ＳＭ
Ｏは論理１１＃を７リツプフロツプＦＦＯのリセット入
力端子に出力し、フリップフロップＦ Ｂ’ Ｑをリセ
ット状態にする。この結果により、論理積回路ＡＤ１お
よびＡｌ）２の出力は、共に論理″Ｏ″になるため、デ
ータエレメントＤＥＯはベクトルレジスタＶＲ４にも■
凡５にも省き込まれ々くなる。
Ｔが非活性化される第２番目のクロック印加以降にはク
ロックに応答して１だけ減算される。アドレスカウンタ
ＡＣ５の保持内容Ｕ１一致回路８ＭＱにも供給されてお
シ、一致回路ＳＭＯにおいて１と比較される。アドレス
カウンタＡＣ６の保持内容が１になると、一致回路ＳＭ
Ｏは論理１１＃を７リツプフロツプＦＦＯのリセット入
力端子に出力し、フリップフロップＦ Ｂ’ Ｑをリセ
ット状態にする。この結果により、論理積回路ＡＤ１お
よびＡｌ）２の出力は、共に論理″Ｏ″になるため、デ
ータエレメントＤＥＯはベクトルレジスタＶＲ４にも■
凡５にも省き込まれ々くなる。
このようにして、ベクトル長ＶＬに等しい個数のデータ
エレメントＤＥＱがベクトルレジスタＶＲ４とＶＢ２と
に排他的に書き込まれることになる６前述のプログラム
で示した内積演算において、ベクトル長■Ｌ−８の場合
（Ｓの初期値は０とする）には、このプ゛ログラムは４
個のサブプロゲラ ′ムで実行される。先ず第１′ｆｔ
目のサブプログラムでは、たとえば、ベクトルレジスタ
Ｖｌ（ＱとＶｌｌｌがそれぞれ保持する各８糺のデータ
エレメン）Ａ（１）〜Ａ（８）とＢ（１）〜Ｂ（８）と
を、オペランドとして出力選択回路０８Ｃを介して１１
１次に乗算器Ｍ Ｕ Ｌ （Ｃ供給し、乗γψ器は両オ
ペランドの乗ａを石ない、８イ１−・１の采泗、紹果Ａ
（１） ＊ Ｂ （１）〜Ａ（３戸￥Ｂ（８）を人力
選択回路ＩＳＯを介して、たとえは、ベクトルレジスタ
■Ｒ２とＶＢ２とのアドレスＯ〜３にυ１−他的に書き
込む。′″ｊ−力わち乗算結果Ａ（１）′：４ζＢ（１
）、Ａ（３）＊Ｂ （３）、Ａ（５＞ ＊ Ｂ （５）
およびＡ、 （７） ＊ １３ （７）Ｂ、ベクトルレ
ジスタＶＲ２のアドレス０，１，２１．よび３に乗算結
果Ａ （２） ＊ 、Ｂ （２）、Ａ （４） ＊ Ｂ
（４）、Ａ （６） ＊ Ｂ （６）およびＡ （８
） ＊ Ｂ （８）はベルトレジスタｖ ｉｔ ３の７
ドレス０．１．２および３にそれぞれ書き込まれる。こ
のとき、γＦレスカウンタＡＣ５には、項二１番目のサ
ブグロ多ラムによって、ペクト／Ｌ長ＶＬ−３か初期詐
定芒れている。
エレメントＤＥＱがベクトルレジスタＶＲ４とＶＢ２と
に排他的に書き込まれることになる６前述のプログラム
で示した内積演算において、ベクトル長■Ｌ−８の場合
（Ｓの初期値は０とする）には、このプ゛ログラムは４
個のサブプロゲラ ′ムで実行される。先ず第１′ｆｔ
目のサブプログラムでは、たとえば、ベクトルレジスタ
Ｖｌ（ＱとＶｌｌｌがそれぞれ保持する各８糺のデータ
エレメン）Ａ（１）〜Ａ（８）とＢ（１）〜Ｂ（８）と
を、オペランドとして出力選択回路０８Ｃを介して１１
１次に乗算器Ｍ Ｕ Ｌ （Ｃ供給し、乗γψ器は両オ
ペランドの乗ａを石ない、８イ１−・１の采泗、紹果Ａ
（１） ＊ Ｂ （１）〜Ａ（３戸￥Ｂ（８）を人力
選択回路ＩＳＯを介して、たとえは、ベクトルレジスタ
■Ｒ２とＶＢ２とのアドレスＯ〜３にυ１−他的に書き
込む。′″ｊ−力わち乗算結果Ａ（１）′：４ζＢ（１
）、Ａ（３）＊Ｂ （３）、Ａ（５＞ ＊ Ｂ （５）
およびＡ、 （７） ＊ １３ （７）Ｂ、ベクトルレ
ジスタＶＲ２のアドレス０，１，２１．よび３に乗算結
果Ａ （２） ＊ 、Ｂ （２）、Ａ （４） ＊ Ｂ
（４）、Ａ （６） ＊ Ｂ （６）およびＡ （８
） ＊ Ｂ （８）はベルトレジスタｖ ｉｔ ３の７
ドレス０．１．２および３にそれぞれ書き込まれる。こ
のとき、γＦレスカウンタＡＣ５には、項二１番目のサ
ブグロ多ラムによって、ペクト／Ｌ長ＶＬ−３か初期詐
定芒れている。
第２番目のサブプログラムにおいては、ベクトルレジス
タＶ Ｂ ２とＶＢ２にそれぞれ書き込まれている名４
個の乗算結果Ａ （１） ＊ Ｂ （１）、Ａ （３）
＊ Ｂ （３）Ａ（５） ＊ Ｅ （５）およびＡ
（７） ＊ Ｂ （７）と、Ａ （２） ＊ Ｂ （２
）、Ａ（４） ＊ Ｂ （４）、Ａ （６） ＊ Ｂ
（６）およびＡ （８） ＊ Ｂ （８）を順次に加算
器Ａｌ）Ｄに供給し、４回゛の力ｎ算がパイプライン方
式で行なわれる。このときの力［ｎ結果Ａ （１） ＊
Ｂ （１） 十Ａ （２） ＊ Ｂ （２）とＡ（５）
＊ Ｅ（５）十Ａ（６）＊ Ｂ（６）はベクトルレジス
タＶ）ＬＱのアドレス０と１とに、また加算結果Ａ（３
）＊ Ｂ（３）＋Ａ（４＞＊ Ｂ（４）とＡ （７）
＊ Ｂ （７）十’ Ａ （８） ＊ Ｂ （８）はベ
クトルレジスタ■Ｒ１のアドレスＯと１とにそれぞれ寥
き込まれる。このとき、アドレスカウンタＡＣ５にに、
第２届目のザン゛フ゛ログラムによって、ベクトル長Ｖ
Ｌ＝４が初期設りＶ凡０と■几１にそれぞれ省き込まれ
ている即ｊ述のような各２個の加算結果を、同様にして
パイプライン方式で加貧し、アドレスカウンタＡＣ５に
ベクトル長ＶＬ−２を初期設して” （１） ＊ ］：
ｉ （１）＋ Ａ（２）＊ Ｂ（２）＋Ａ（３）＊ Ｂ
（３）＋Ａ（４）＊ Ｂ（４）をベクトルレジスタ’Ｖ
Ｒ２のアドレス０に、Ａ（５）＊Ｂ（５）＋Ａ（６）
＊ Ｂ、（６）＋Ａ（７）＊ Ｂ（７）十人（８） ＊
Ｂ （８）をベクトルレジスタＶ Ｒ３のアドレス０
にそれぞれ書き込む。
タＶ Ｂ ２とＶＢ２にそれぞれ書き込まれている名４
個の乗算結果Ａ （１） ＊ Ｂ （１）、Ａ （３）
＊ Ｂ （３）Ａ（５） ＊ Ｅ （５）およびＡ
（７） ＊ Ｂ （７）と、Ａ （２） ＊ Ｂ （２
）、Ａ（４） ＊ Ｂ （４）、Ａ （６） ＊ Ｂ
（６）およびＡ （８） ＊ Ｂ （８）を順次に加算
器Ａｌ）Ｄに供給し、４回゛の力ｎ算がパイプライン方
式で行なわれる。このときの力［ｎ結果Ａ （１） ＊
Ｂ （１） 十Ａ （２） ＊ Ｂ （２）とＡ（５）
＊ Ｅ（５）十Ａ（６）＊ Ｂ（６）はベクトルレジス
タＶ）ＬＱのアドレス０と１とに、また加算結果Ａ（３
）＊ Ｂ（３）＋Ａ（４＞＊ Ｂ（４）とＡ （７）
＊ Ｂ （７）十’ Ａ （８） ＊ Ｂ （８）はベ
クトルレジスタ■Ｒ１のアドレスＯと１とにそれぞれ寥
き込まれる。このとき、アドレスカウンタＡＣ５にに、
第２届目のザン゛フ゛ログラムによって、ベクトル長Ｖ
Ｌ＝４が初期設りＶ凡０と■几１にそれぞれ省き込まれ
ている即ｊ述のような各２個の加算結果を、同様にして
パイプライン方式で加貧し、アドレスカウンタＡＣ５に
ベクトル長ＶＬ−２を初期設して” （１） ＊ ］：
ｉ （１）＋ Ａ（２）＊ Ｂ（２）＋Ａ（３）＊ Ｂ
（３）＋Ａ（４）＊ Ｂ（４）をベクトルレジスタ’Ｖ
Ｒ２のアドレス０に、Ａ（５）＊Ｂ（５）＋Ａ（６）
＊ Ｂ、（６）＋Ａ（７）＊ Ｂ（７）十人（８） ＊
Ｂ （８）をベクトルレジスタＶ Ｒ３のアドレス０
にそれぞれ書き込む。
第４番目のすブプログラムは、ベクトルレジスタＶＲ２
におけるアドレス０の保持内容と、ベクトルレジスタＶ
几３におけるアドレス０の保１季内容とを同杼にして加
算し、最終的な演算結果である１’ ＡＵ）＊Ｂ（Ｉ）
を、たとえば、ベクトルリレジス ｗ ｌ り’Ｖ ＩＬ Ｏのアドレス０に９，１．き込む。この
と畝アドレスカウンクＡＣ５には１が初期設定さ」して
いる。
におけるアドレス０の保持内容と、ベクトルレジスタＶ
几３におけるアドレス０の保１季内容とを同杼にして加
算し、最終的な演算結果である１’ ＡＵ）＊Ｂ（Ｉ）
を、たとえば、ベクトルリレジス ｗ ｌ り’Ｖ ＩＬ Ｏのアドレス０に９，１．き込む。この
と畝アドレスカウンクＡＣ５には１が初期設定さ」して
いる。
以上の説明における演算式Ｓ ＝Ｓ ＋Ａ（Ｉ）＊ Ｂ
（Ｉ）は、不う３明を限定するものではなく、メーペシ
ンドＡ（［）とＢ（【）とか力【１％演算でれるように
なっていてもよいし、１ノＣオペランドＡ（Ｉ）とＢ
（１）との演算結果はＳとの間で乗鍬減ｎ釘Ｃは除算の
名演算妙ヌ行ムわ扛るようになっている演算式であって
もよい。
（Ｉ）は、不う３明を限定するものではなく、メーペシ
ンドＡ（［）とＢ（【）とか力【１％演算でれるように
なっていてもよいし、１ノＣオペランドＡ（Ｉ）とＢ
（１）との演算結果はＳとの間で乗鍬減ｎ釘Ｃは除算の
名演算妙ヌ行ムわ扛るようになっている演算式であって
もよい。
本実施例においては、中間の演許−結果はベクトルレジ
スタＶＲ４とＶＢ２とに交互に振シ分けて書き込まれる
ようになっているが、本発明はとのことに限定されるも
のではなく、本発明の本質は複数個のベクトルレジスタ
に排他的に書き込むことである。たとえば、第１図にお
ける勇込制御回路ＷＣＣを第３図に示すような構成にす
ることによって、中間の演算結果のうちの前半分をベク
トルレジスタ■Ｒ６、後半分をベクトルレジスタ■Ｒ７
の各アドレスθ〜（ＶＬ／２−１）に省き込むようにで
きる。
スタＶＲ４とＶＢ２とに交互に振シ分けて書き込まれる
ようになっているが、本発明はとのことに限定されるも
のではなく、本発明の本質は複数個のベクトルレジスタ
に排他的に書き込むことである。たとえば、第１図にお
ける勇込制御回路ＷＣＣを第３図に示すような構成にす
ることによって、中間の演算結果のうちの前半分をベク
トルレジスタ■Ｒ６、後半分をベクトルレジスタ■Ｒ７
の各アドレスθ〜（ＶＬ／２−１）に省き込むようにで
きる。
第３図の実施例においてじ５、ベクトルレジスタＶＲ５
とＶＢ２との切り替えを、アドレスレジスタＡＲ１の保
持内容の最上位ビットによって折力っている。第３図に
おける、アドレスカウンタＡＣ５，ＡＣ７およびＡｃ１
と一致回路ＳＭ１と、フリップフロップＦ’Ｆ２と、論
理積回路ＡＤ４およびＡＤ５と、ベクトルレジスタＶ
Ｂ、 ６およびＶＢ２と、入力レジスタＩＲ２およびＩ
Ｒ３け、第２図におけるそれぞれアドレスカウンタＡＣ
４，ＡＣ５；おコよ１びＡｃ１５と一致回路ＳＭＱと、
フリップフロツブＦＦＱと、論理秩回路ＡＤＩおよびＡ
Ｄ２と、ベクトルレジスタＶＲ４およびＶＢ２と、入力
レジスタエ几ＯおよびＩＪに和尚し、また論理積回路Ａ
Ｄ３は、論理積回路ＡＤＱおよびフリップフロップＦ
Ｆ ｌと同種の機能を果たしている。
とＶＢ２との切り替えを、アドレスレジスタＡＲ１の保
持内容の最上位ビットによって折力っている。第３図に
おける、アドレスカウンタＡＣ５，ＡＣ７およびＡｃ１
と一致回路ＳＭ１と、フリップフロップＦ’Ｆ２と、論
理積回路ＡＤ４およびＡＤ５と、ベクトルレジスタＶ
Ｂ、 ６およびＶＢ２と、入力レジスタＩＲ２およびＩ
Ｒ３け、第２図におけるそれぞれアドレスカウンタＡＣ
４，ＡＣ５；おコよ１びＡｃ１５と一致回路ＳＭＱと、
フリップフロツブＦＦＱと、論理秩回路ＡＤＩおよびＡ
Ｄ２と、ベクトルレジスタＶＲ４およびＶＢ２と、入力
レジスタエ几ＯおよびＩＪに和尚し、また論理積回路Ａ
Ｄ３は、論理積回路ＡＤＱおよびフリップフロップＦ
Ｆ ｌと同種の機能を果たしている。
なお、以上の実施例においてベクトルレジスタと各演算
器とを固定的に接続して、出力選択回路を不要化するよ
うにしてもよい。
器とを固定的に接続して、出力選択回路を不要化するよ
うにしてもよい。
本発明によれば、以上のような構成の採用によって、内
積演算時において中間の演算結果をオペランドとして演
算するときにも、該演算をパイプライン方式によ、り行
えるようになるため、内積演算を高速化できる。
積演算時において中間の演算結果をオペランドとして演
算するときにも、該演算をパイプライン方式によ、り行
えるようになるため、内積演算を高速化できる。
■几Ｑ 、ｖＢＪｌ 、ＶＢ２ 、ＶＢ２ 、Ｖ几４．
ｖｇ５．ＶＨ２゜ＶＢ２・・・・・・ベクトルレジスタ
、ＡＤＤ・・・・・・加算器、ＭＵＬ・・・・・・乗算
器、ＡＣ□ 、Ａ、Ｃｉ 、ＡＣ２、ＡＣ３、ＡＣ４、
ＡＣ５，ＡＣ６，ＡＣ７，ＡＣＢ・・・・・・アドレス
カウンタ、Ｉ８Ｃ・・・・・・入力選択回路、ＯＣ８・
・・・・・出力選択回路、ＷＣＣ・・・・・・書込制御
回路、５ＩＩＱ、ＳＭＩ・・・・・・一致回路、ＦＦＱ
、ＦＦＩ、ＦＦ２・・・・・・フリップフロップ、ＩＲ
□ 、 ＩＲｌ 、 ＩＲ２、ＩＲ３・・・・・・入力
レジスタ、ＡＤＱ。
ｖｇ５．ＶＨ２゜ＶＢ２・・・・・・ベクトルレジスタ
、ＡＤＤ・・・・・・加算器、ＭＵＬ・・・・・・乗算
器、ＡＣ□ 、Ａ、Ｃｉ 、ＡＣ２、ＡＣ３、ＡＣ４、
ＡＣ５，ＡＣ６，ＡＣ７，ＡＣＢ・・・・・・アドレス
カウンタ、Ｉ８Ｃ・・・・・・入力選択回路、ＯＣ８・
・・・・・出力選択回路、ＷＣＣ・・・・・・書込制御
回路、５ＩＩＱ、ＳＭＩ・・・・・・一致回路、ＦＦＱ
、ＦＦＩ、ＦＦ２・・・・・・フリップフロップ、ＩＲ
□ 、 ＩＲｌ 、 ＩＲ２、ＩＲ３・・・・・・入力
レジスタ、ＡＤＱ。
ＡＤｌ、ＡＤ２．ＡＤ３．ＡＤ４．ＡＤ６・−・・・・
論３２Ｉｌｉｆｊ回路。
論３２Ｉｌｉｆｊ回路。
栴 Ｉ 図
隼、２Ｉｆｆｉ
半 ３図
手続補正書（，４゜
５９．１２．１１
昭和 年 月 日
１、事件の表示 昭和５８年特 許 願第１７９６２１
号２、発明の名称 ベクトル演算処理装置３、補正をす
る者 事件との関係 出 願 人 東京都港区芝五丁［」３３番１号 （４２３） 日本電気株式会社 代表と 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五Ｉ’ｌ−＋３７悉８Σ； 住
友三ＩＨビル（１）明細書の特許請求の範囲の欄 （２）明細書の発明の詳細な説明の欄 ６ 補正の内容 （１）別凪のとおシ （２）明細書の発明の詳細な説明の瘤を下記のように訂
正します。
号２、発明の名称 ベクトル演算処理装置３、補正をす
る者 事件との関係 出 願 人 東京都港区芝五丁［」３３番１号 （４２３） 日本電気株式会社 代表と 関本忠弘 ４、代理人 〒１０８ 東京都港区芝五Ｉ’ｌ−＋３７悉８Σ； 住
友三ＩＨビル（１）明細書の特許請求の範囲の欄 （２）明細書の発明の詳細な説明の欄 ６ 補正の内容 （１）別凪のとおシ （２）明細書の発明の詳細な説明の瘤を下記のように訂
正します。
記
１ 第７頁第１５行目の記載１’−ＡＤ２と」を「ＡＤ
２とから構成されている。」と組正します。
２とから構成されている。」と組正します。
２ 同頁第１６行目の記載「円内」を「内積」と訂正し
ます。 ″ 代理人 弁理士 内 原 音 別 紙 特許請求の範囲 それぞれが順序付けられたデータエレメントを保持する
複数個のベクトルレジスタと、ベクトル演算器によって
指定される前記ベクトルレジスタから１１１１次に出力
されたデータエレメントをパイプライン方式によって演
算するベクトル演算器と、 該ベクトル演算器における前記漬獅−結果を前記ベクト
ル命令によって指定される＋：ｆＪ記ベクトルレジスク
に、爾：き込む人力選択回路と、前記ベクトル命令の指
示に応答して前記書込を前記複数個のベクトルレジスタ
に排他的に行なうように動作する吉込制ａ＋ｉ回路 とを設けたことを特徴とするベクトルＯＩｉ、＞’４−
処理装置。
ます。 ″ 代理人 弁理士 内 原 音 別 紙 特許請求の範囲 それぞれが順序付けられたデータエレメントを保持する
複数個のベクトルレジスタと、ベクトル演算器によって
指定される前記ベクトルレジスタから１１１１次に出力
されたデータエレメントをパイプライン方式によって演
算するベクトル演算器と、 該ベクトル演算器における前記漬獅−結果を前記ベクト
ル命令によって指定される＋：ｆＪ記ベクトルレジスク
に、爾：き込む人力選択回路と、前記ベクトル命令の指
示に応答して前記書込を前記複数個のベクトルレジスタ
に排他的に行なうように動作する吉込制ａ＋ｉ回路 とを設けたことを特徴とするベクトルＯＩｉ、＞’４−
処理装置。
Claims (1)
- 【特許請求の範囲】 それぞれがＩｌ［序伺けられたデータエレメントを保持
する複数個のベクトルレジストと、ベクトル命令によっ
て指定される前記ベクトルレジスタからｌ１ｔｋ’１次
に出力されたデータエレメントをパイプライン方式によ
って演算するベクトルを算器と、 該ベクトル演算器における前Ｑｉ；演算結果を前記ベク
トル命令によって指定される前記ベクトルレジスタに■
き込む入力選択回路と、 前記ベクトル命令の指示に応答して前記書込を前記複数
個のベクトルレジスタに排他的に行なうように動作する
書込制御回路 とを設けたことを特徴とするベクトル演算処理装屑。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179621A JPS6072069A (ja) | 1983-09-28 | 1983-09-28 | ベクトル演算処理装置 |
| EP84111542A EP0137422B1 (en) | 1983-09-28 | 1984-09-27 | Vector processing apparatus |
| DE8484111542T DE3486073T2 (de) | 1983-09-28 | 1984-09-27 | Vektorverarbeitungsgeraet. |
| US06/654,889 US4761753A (en) | 1983-09-28 | 1984-09-27 | Vector processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179621A JPS6072069A (ja) | 1983-09-28 | 1983-09-28 | ベクトル演算処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6072069A true JPS6072069A (ja) | 1985-04-24 |
| JPS6248873B2 JPS6248873B2 (ja) | 1987-10-15 |
Family
ID=16068956
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179621A Granted JPS6072069A (ja) | 1983-09-28 | 1983-09-28 | ベクトル演算処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4761753A (ja) |
| EP (1) | EP0137422B1 (ja) |
| JP (1) | JPS6072069A (ja) |
| DE (1) | DE3486073T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267676A (ja) * | 1985-09-19 | 1987-03-27 | Nec Corp | ベクトルデ−タ処理装置 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06103494B2 (ja) * | 1986-11-18 | 1994-12-14 | 株式会社日立製作所 | ベクトル処理装置の制御方式 |
| US4916651A (en) * | 1988-01-29 | 1990-04-10 | Texas Instruments Incorporated | Floating point processor architecture |
| JP2806524B2 (ja) * | 1988-03-04 | 1998-09-30 | 日本電気株式会社 | ベクトル演算命令発行制御方法 |
| US5038312A (en) * | 1988-11-14 | 1991-08-06 | Nec Corporation | Data processing system capable of performing vector/matrix processing and arithmetic processing unit incorporated therein |
| US5218564A (en) * | 1991-06-07 | 1993-06-08 | National Semiconductor Corporation | Layout efficient 32-bit shifter/register with 16-bit interface |
| US6385634B1 (en) | 1995-08-31 | 2002-05-07 | Intel Corporation | Method for performing multiply-add operations on packed data |
| US7395298B2 (en) * | 1995-08-31 | 2008-07-01 | Intel Corporation | Method and apparatus for performing multiply-add operations on packed data |
| US7430578B2 (en) * | 2001-10-29 | 2008-09-30 | Intel Corporation | Method and apparatus for performing multiply-add operations on packed byte data |
| CN111651205B (zh) * | 2016-04-26 | 2023-11-17 | 中科寒武纪科技股份有限公司 | 一种用于执行向量内积运算的装置和方法 |
Citations (3)
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| JPS5730077A (en) * | 1980-07-31 | 1982-02-18 | Fujitsu Ltd | Accumulated instruction processing system |
| JPS5798070A (en) * | 1980-12-12 | 1982-06-18 | Fujitsu Ltd | Data processing device |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128880A (en) * | 1976-06-30 | 1978-12-05 | Cray Research, Inc. | Computer vector register processing |
| US4302818A (en) * | 1979-07-10 | 1981-11-24 | Texas Instruments Incorporated | Micro-vector processor |
| KR860001434B1 (ko) * | 1980-11-21 | 1986-09-24 | 후지쑤 가부시끼가이샤 | 데이타 처리시 스템 |
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| JPS58114274A (ja) * | 1981-12-28 | 1983-07-07 | Hitachi Ltd | デ−タ処理装置 |
| JPS58149556A (ja) * | 1982-02-27 | 1983-09-05 | Fujitsu Ltd | 並列処理装置 |
| JPS58149555A (ja) * | 1982-02-27 | 1983-09-05 | Fujitsu Ltd | 並列処理装置 |
| JPS59160267A (ja) * | 1983-03-02 | 1984-09-10 | Hitachi Ltd | ベクトル処理装置 |
| JPS59173876A (ja) * | 1983-03-24 | 1984-10-02 | Fujitsu Ltd | ベクトル・デ−タ処理装置 |
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| JPS6057467A (ja) * | 1983-09-09 | 1985-04-03 | Nec Corp | ベクトルデ−タ処理装置 |
| JPS6077265A (ja) * | 1983-10-05 | 1985-05-01 | Hitachi Ltd | ベクトル処理装置 |
| US4600986A (en) * | 1984-04-02 | 1986-07-15 | Sperry Corporation | Pipelined split stack with high performance interleaved decode |
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-
1983
- 1983-09-28 JP JP58179621A patent/JPS6072069A/ja active Granted
-
1984
- 1984-09-27 US US06/654,889 patent/US4761753A/en not_active Expired - Lifetime
- 1984-09-27 EP EP84111542A patent/EP0137422B1/en not_active Expired - Lifetime
- 1984-09-27 DE DE8484111542T patent/DE3486073T2/de not_active Expired - Lifetime
Patent Citations (3)
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267676A (ja) * | 1985-09-19 | 1987-03-27 | Nec Corp | ベクトルデ−タ処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3486073T2 (de) | 1993-06-09 |
| EP0137422A3 (en) | 1988-08-31 |
| US4761753A (en) | 1988-08-02 |
| JPS6248873B2 (ja) | 1987-10-15 |
| DE3486073D1 (de) | 1993-03-25 |
| EP0137422A2 (en) | 1985-04-17 |
| EP0137422B1 (en) | 1993-02-17 |
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