JPS6083176A - ベクトルプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はコンピュータシステムに関し、さらに詳しく言
えば、１個のベクトルの各要素を処理しその結果を記憶
するための並列式バク１−ルプロセツサに関する。

［従来技術］ 第５図に示すような通常のベクトルプロセッサ１０は複
数のベクトルレジスタ１２を有し、各々のベクトルレジ
スタ１２は１個のベタ１ヘルを記憶する。ベクトルは複
数の要素を有する。パイプライン処理装［１６はベクト
ルレジスタに係るセレクタ１４に接続され、第１のベク
トルレジスタから第１のベクトルの要素を順次に受け取
って、第１のベクトルの要素に対して算術演算を実行し
て、結果ベクトルを生成する。結果ベクトルの要素は、
第１のベクトルレジスタの対応する位置に書き戻される
こともあれば、別のベクトルレジスタに書き戻されるこ
ともある。

しかしながら、こうした構成を採る限りは、ベクトルの
各々の要素に対して順次に演算を実行しなければならな
い。ベクトルの２５６個の要素全てに対して演算を終え
るのに要する時間は、各要素に対する１演算あたりの、
パイプラインのサイクルタイムに関係する。

［発明が解決しようとする問題点］゛ コンピユータシステム複雑になればなるほど、コンピュ
ータシステムのベクトルプロセッサ部の効率が問題とな
ってくる。

本発明の目的は、従来に比べ効率よくベクトル処理を行
うことのできるベクトルプロセッサを提供することにあ
る。

［問題点を解決するための手段〕 １個のベクトルの全ての要素に対する演算処理を終える
のに要する時間を減することによって、本発明の目的は
達成される。

ベクトルレジスタを複数の小レジスタに分けて、小レジ
スタの各々が例えば２５６個の要素のうちの４個を記憶
するようにしておく。各々の小レジスタに関連する要素
プロセッサが、パイプライン処理装置と同じ機能を遂行
する。各々の要素プロセッサとそれに対応する小レジス
タとで１個のユニットを構成する。複数のユニットを並
列構成する。１個のベクトルレジスタに記憶された、１
個のベクトルに係る要素に対して演術演算を実行する場
合、こうした並列構成を用いることによって、この算術
演算を終えるのに要する時間は、第５図の通常のベクト
ルプロセッサを利用してベクトルの４個の要素に対して
算術演算を終えるのに要する時間に、はぼ等しくなる。

従って、ベクトルプロセッサの性能は大幅に改善される
。

［実施例］ 実施例と従来例の違いを明瞭にするためにまず第５図に
ついて説明する。第５図はパイプライン式のベクトルプ
ロセッサ１０を示す。第５図において、複数のベクトル
レジスタ１２（ＶＲＯないしＶＲ１５）が示されている
。各ベクトルレジスタは２５６個の要素（要素０ないし
要素２５５）を記憶する。良好な実施例では、要素１個
は４バイトの２進ワードを有する。セレクタ１４が各ベ
クトルレジスタに接続され、ベクトルレジスタ１２から
対応する要素を選択し、選択された要素をパイプライン
処理装置１６にゲートする。パイプライン処理装ｗ１６
はセレクタ１４に接続され、対応する要素を受け取って
該要素に対して算術演算のような選択された演算を実行
する。例えば、パイプライン処理装置１６はベクトルレ
ジスタＶＲＯの要素ＯとベクトルレジスタＶＲＯの要素
１を受け取ってそれら要素に対して加算を実行する。

パイプライン処理装［１６は、次に、ベクトルレジスタ
ＶＲＯの要素２を受け取って前の和にこれを加算して別
の和を生成する。パイプライン処理装置１６はベクトル
レジスタＶＲＯの残りの要素と記憶された前の和との加
算を順次に続行し、ベクトルレジスタＶＲＯに記憶され
たベクトルを構成する要素の最終和を生成する。結果レ
ジスタ１８はパイプライン処理装置１６に接続され、そ
こから受け取る最終和を記憶する。結果レジスタ１８は
選択ゲート２２を介してベクトルレジスタ１２の各々に
接続され、要求があれば、結果レジスタ１８の最終和を
他のベクトルレジスタへ転送する。

第５図に示すベクトルプロセッサ構成は本発明のベクト
ルプロセッサ構成とは異なる点を有する。

例を挙げて説明する。ベクトルレジスタＶＲＯがら第１
の要素が選択されて、ベクトルレジスタＶＲＯから第２
の要素が選択される。１九らの要素は前述のようにして
加算される。ベクトルレジスタＶＲＯから第３の要素が
選択さ九、前述のようにして前の和に加算される。ベク
トルレジスタ■ＲＯに記憶されているベクトルの要素の
最終和を生成するには、ベクトルレジスタＶＲＯがら２
５６個の要素を順次連続して選択し加算しなけ肛ばなら
ない。従って、ベクトルレジスタＶＲＯに記憶されてい
るベクトルの処理を終えるのに要する時間は、ベクトル
１個あたりの要素の数と、ベクトル１個につき要素１個
を処理するのに要するサイクルタイムと、の関数となる
。従って、１個のベクトルレジスタに記憶された１個の
ベクトルの処理に要する時間を減らせば、ベクトルプロ
セッサの性能を向上させることができる。

第２図に示す並列式のベクトルプロセッサについて説明
する。第２図で、第５図のベクトルレジスタＶＲＯない
しｖＲ１５の各々はＮ個の要素を記憶する。ベクトルレ
ジスタＶＲＯないしＶＲＩ５の各々は複数の小レジスタ
１２ａに分けられる。

小レジスタ１２ａは各々Ｎ個の要素のうちのＭ個を記憶
する（ＭはＮより小さい）。例えば、ベクトルレジスタ
ＶＲＯないしＶＲ１５の各々が２５６個の要素を記憶す
るとして、小レジスタ１２ａが２５６個の要素のうちの
４個を記憶してもよい。

複数の小レジスタ１２ａに対応する複数の要素プロセッ
サ２０が接続される。１個の小しジスタエ２ａと対応す
る１個の要素プロセッサ２０とを合わせて１個のユニッ
ト３０を形成する。要素プロセッサ２０はベクトルレジ
スタに記憶さ九でいる要素に対して（算術）演算処理を
実行する。例を挙げて説明する。各々の要素プロセッサ
２０は１個のベクトルの４個の要素に対して演算処理を
実行する。演算処理の結果は各々の要素プロセッサ２０
によって並行して同時に生成される。演算処理の結果は
ベクトルレジスタＶＲＯないしＶＲＩ５のうちの任意の
１つの対応する場所に記憶することができる。

要素プロセッサ２０を含むユニッ１−３０の機成を第３
図に示す。第３図において、局所記憶装置１２が第２図
で示したベクトルレジスタ１２を表わしている。システ
ムのバス１１およびｌｌａの一端は駆動回路（Ｄ）９に
接続され、他端は受信回路（Ｒ）７に接続される。第１
の入力データアセンブラ（ＡＳＭ）１３が、駆動回路９
および受信回路７に接続される。ＡＳＭ１３は、さらに
、局所記憶装置１２および要素プロセッサ２ｏに接続さ
れる。第３図に示す要素プロセッサ２ｏは第２の入力デ
ータアセンブラ（ＡＳＭ）２０ａを含む。ＡＳＭ２０ａ
は局所記憶装置１２およびΔ５Ｍ１３に接続される。バ
スインターフェースレジスタ（ＢＩＲ）１５の一端はバ
ス１１およびバス１１ａに接続され、他端はＡ　Ｓ　Ｍ
　２０　ａに接続される。シフト選択レジスタ２０ｂお
よびフラッシュ選択レジスタ２０ｃはＡ　Ｓ　Ｍ　２０
　ａに接続される。フラッシュ選択レジスタ２Ｃ１ｃは
、直接、真数／補数ゲート（Ｔ／Ｃゲーグー）２０ｄに
接続されるが、一方、シフト選択レジスタ２０ｂは事前
シフタ２０ｆを介して真数／補数ゲート（Ｔ／Ｃゲート
）２０ｅに接続される。Ｔ／Ｃゲート２゜ｄおよび２０
ｅはそれぞれ算術論理機構（ＡＬＵ）２０ｇに接続され
る。ＡＬＵ２０ｇは事後シフタ２０ｉを介して結果レジ
スタ２０ｈに接続される。

結果レジスタ２０ｈは局所記憶装置１２に接続される。

ベクトルレジスタ１２の小レジスタ１２ａに記憶された
ベクトルの４個の要素に対して算術演算処理を要素プロ
セッサ２０が終えた場合に、結果レジスタ２０ｈはその
結果を記憶する。乗算回路２０ｊはＡ　Ｓ　Ｍ　２０　
ａとＡＬＵ２０ｇとの間に相互接続される。乗算回路２
０ｊは２つのオペランドを受け取る。乗算回路２０ｊは
和出力と桁上げ出力を生成して、ＡＬＵ２０ｇがそれら
を受け取る。

第１図について説明する。本発明に従ってブロック＃Ｏ
ないし＃６３が示されている。各ブロックはユニット３
０である。ユニット３０は小レジスタ１２ａと関連する
要素プロセッサ２０とを合わせたものである。ユニツ１
〜３０は、第１図に示すように、基本的に並列構成にな
っている。そうして、高速に、１個のベクトルレジスタ
に記憶されたベクトルの要素を連続的に加算し前記バク
１−ルの要素の和を表わす結果を生成する。

第１図で、ブロック＃０ないし＃７の各々は第２図また
は第３図のユニット３０を表わしている。

ブロック＃０ないし＃７を合わせて総合ユニツ１へ４０
とする。複数の総合ユニット４０は並列構成で接続され
る。４個の総合ユニット４０が１つの接続部５１で合わ
せて接続され、残りの４個の総合ユニット４０が別の接
続部５２で合わせて接続される。４個の総合ユニット４
０が、ブロック＃０ないし＃３１の小レジスタ１２ａに
記憶された１２８個の要素に対応し、残りの４個の総合
ユニット４０が、ブロック＃３２ないし＃６３の小しジ
スタ１２ａに記憶された１２８個の要素に対応する。こ
うして、第１図の構成によって、２５６個の要素に係る
和の合計を提供することができる。

接続部５１は双方向性の駆動回路（ＢＩ）４．２に接続
され、接続部５２は別の双方向性の駆動回路（ＢＩ）４
４に接続される。これらの駆動回路の各々の出力端は合
わせて別の接続部５３に接続される。プロセッサインタ
ーフェースアダプタ（ＰＩＡ）５０は接続部５３に接続
され、複数の総合ユニット４０を構成する複数のユニッ
ト３０の機能的な動作を管理する。記憶装置５６はＰＩ
Ａ５０に接続される。命令処理装置（ＩＰＵ）５４はＰ
ＩＡ５０および記憶装置５６に接続される。

第４図について説明する。第４図にはＰＩＡ５０の溝造
が示されている。ＰＩＡ５０はベクトル命令レジスタ（
ＶＩＲ）５０ａを含む。ＶＩＲ５０ａはＩＰＵ５４に接
続され、そこかろベクトル命令を受け取って一時的に記
憶する。ベクトルデータレジスタ（ｖＤＲ）５ｏｂは記
憶装置５６およびＩＰＵ５４に接続され、記憶装置５６
からデータを受け取って一時的に記憶する。ベクトル状
況レジスタ（ＶＳＲ）５０ｃは記憶装置５６およびＩＰ
Ｕ５４に接続され、記憶装置５６からデータを受け取っ
て一時的に記憶する。ピコ制御記憶５０ｄはＶ　Ｉ　Ｒ
５０ａに接続され、ＶＩＲ５０ａに記憶されたベクトル
命令を復号しピコ制御記憶５０ｄの記憶しているピコ制
御ルーチンを選択する。指令レジスタ５０ｅはピコ制御
記憶５０ｄに接続され、さらに指令バスを介して、：Ｌ
ニット３０の要素プロセッサ２０にも接続され、要素プ
ロセッサ２０を駆動する。バス制御５０ｆはＶＤＲ５０
ｂと、ユニット３０の要素プロセッサ２０とに接続され
、ＶＤＲ５０ｂからデータを受け取って、データバスを
介してそのデータをユニット３０の要素プロセッサ２０
に送る。バス制御５０ｆは１個の要素プロセッサから他
の要素プロセッサにデータを向けることもできる。Ｖ　
Ｓ　Ｒ５０ｃも、同様に、アドレス制御５０ｈを介して
バス制御５０ｇに接続される。アドレス制御５０ｈは、
ｖＳＲ５０ｃから受け取るデータに対応したアドレスを
生成する。バス制御５０ｇは要素プロセッサ２０に接続
され、アドレスバスを介して、ユニット３０の要素プロ
セッサ２０に、生成されたアドレスを送る。

第１図、第３図、および第４図を参照しながら、本発明
に従った要素プロセッサ２０の機能的な動作を説明する
。

要素プロセッサ２０を介して記憶装置５６から１以上の
ベクトルレジスタ（ＶＲＯないしＶＲＩ５）にデータを
ロードせよ、という指示がＩＰＵ５４からＰＩＡ５０に
既に発せられていると仮定する。さらに、ベクトルレジ
スタＶＲＯないしＶＲ１５は各々２５６個の要素を有す
ることができる大きさであると仮定しよう。こうして、
今、１以上のベクトルレジスタ１２に２５６個の要素が
存在するとしよう。１以上のベクトルレジスタ１２に２
５６個の要素が記憶されると、ＩＰＵ５４はＰＩＡ５０
にＩＮＴＥＲＮＡＬ　ＡＣＣＵＭＵＬＡＴＥ命令を実行
するように命令する。ＩＮＴＥＲＮＡＬ　ＡＣＣＵＭＵ
ＬＡＴＥ命令が実行されると、小レジスタ１２ａに記憶
された各々の要素が一緒に加算されて中間和要素が生成
される。

中間和要素は結果レジスタ２０ｈに記憶される。

結果レジスタ２０ｈはその小レジスタに接続された対応
する要素プロセッサ２０に係るものである。

ＩＮＴＥＲＮＡＬ　ＡＣＣＵＭＵＬＡＴＥ命令実行中に
、ＰＩＡ５０は、各ユニット３０に関連した要素プロセ
ッサ２０に、それに対応する小レジスタ１２ａから第１
および第２の要素を検索するよう、命令する。例を挙げ
て説明する。小レジスタ１２ａの各々に４個の要素が記
憶されると仮定する。各小レジスタ１２ａにある第１お
よび第２の要素は対応する要素プロセッサ２０に送ら九
る。

ＩＰＵ５４の制御下で、ＰＩＡ５０は、要素プロセッサ
２０に、第１および第２の要素を加算してその和を自身
の結果レジスタ２０ｈに記憶するよう、命令する。各々
の要素プロセッサ２０はこの加算を実行してその和を結
果レジスタ２０ｈに記憶する。ＩＰＵ５４の制御下で、
ＰＩＡ５０は、各々の要素プロセッサ２０に、次のこと
を命令する。それは、対応する小レジスタ１２ａから第
３の要素を検索すること、結果レジスタ２０ｈに記憶さ
れている和に第３の要速を加算すること、および、さら
にその加算結果を結果レジスタ２０ｈに記憶すること、
である。要素プロセッサ２ｏがこの命令を実行すると、
ＰＩＡ５０は、各々の要素プロセッサ２０に、次のこと
を命令する。それは、対応する小レジスタ１２ａから第
４の要素を検索すること、対応する結果レジスタ２０ｈ
に記憶されている和に第４の要素を加算すること、およ
び、その加算結果を対応する結果レジろ夕２０ｈに記憶
すること、である。こうして、各々のユニット３０Ｌこ
対応した各々の要素プロセッサ２０に、中間和要素が記
憶される。この中間和要素は対応する小レジスタ１２ａ
に記憶されていた要素の４個の和を表わす。

ＩＰＵ５４の制御下で、ＰＩＡ５０は、ユニット３０に
関連した全ての要素プロセッサ２０に、中間和要素をま
とめて加算するよう命令する。それによって最終相を生
成する。要素プロセッサ２０のこの総合的な加算を次に
説明する。

ブロック＃１（前述のようにこれはユニット３０である
）に記憶されている中間和要素をブロック＃０に記憶さ
れている中間和要素に加算して、その和をブロック＃Ｏ
に記憶する。ブロック＃３に記憶されている中間和要素
をブロック＃２に記憶されている中間和要素に加算して
、その和をブロック＃２に記憶する。ブロック＃５に記
憶されている中間和要素をブロック＃４に記憶さオシて
いる中間和要素に加算して、その和をブロック＃４に記
憶する。ブロック＃７に記憶されている中間和要素をブ
ロック＃６に記憶されている中間和要素に加算して、そ
の和をブロック＃６に記憶する。

こうして、第１の総合ユニット４０のブロック＃０、＃
２、＃４、および＃６に小計が記憶される。

第２ないし第８の総合ユニットもこれと同様に機能して
、ブロック＃８、＃１０、＃１２、＃１４、＃１６、＃
１８、＃２０．＃２２．＃２４、＃２６、＃２８、＃３
０、＃３２、＃３４、＃３６、＃３８、＃４０、＃４２
、＃４４．＃４６、＃４８、　＃５０、　＃５２、　＃
５４、　＃５６、　＃５８、＃６０、および＃６２にそ
れぞれ小計が記憶される。

ブロック＃２に記憶されている小計をブロック＃０に記
憶されている小計に加算して、新たな小計をブロック＃
０に記憶する。ブロック＃４に記憶されている小計をブ
ロック＃０に記憶された新たな小計に加算して、さらに
新たな小計をブロック＃Ｏに記憶する。ブロック＃６に
記憶されている小計をブロック＃０に記憶されたさらに
新たな小計に加算して、さらに新たな小計をブロック＃
０に記憶する。第２ないし第８の総合ユニット４０もこ
れと同様に機能して、ブロック＃８、＃１６、＃２４、
＃３２、＃４０、＃４８、および＃５６にこのような新
たな小計が記憶される。

ブロック＃８に記憶されている新小計をブロック＃０に
記憶されている新小計に加算して、第１の新小計をブロ
ック＃０に記憶する。ブロック＃１６に記憶されている
新小計をブロック＃０に記憶された第１の新小計に加算
して、第２の新小計をブロック＃０に記憶する。ブロッ
ク＃２４に記憶されている新小計をブロック＃０に記憶
された第２の新小計に加算して、第３の新小計をブロッ
ク＃０に記憶する。ブロック＃３２．＃４．Ｏ１＃４８
、および＃５６に記憶されている新小計も同様にして連
続的に加算して、第４の新小計をブロック＃３２に記憶
する。双方向性の駆動回路４４および４２を介して、ブ
ロック＃３２に記憶されてい幣第４の新小計をブロック
＃Ｏに記憶されている第３の新小計に加算して、最終の
合計をブロック＃０に記憶する。この最終の合計は、１
個のベクトルレジスタに記憶されたベクトルの全ての要
素（実施例では２５６個）の和を表わしている。

この最終の合計は、必要な時に、Ｉ　ＰＵ５４によって
使用可能となる。

第３図に示す要素プロセッサ２０の機能的な動作は、次
に示す４サイクルの動作に分けられる。

すなわち、局所記憶装置読取り・シフト選択サイクル（
第１サイクル）、事前正規化シフトサイクル（第２サイ
クル）、ＡＬＵ演算サイクル（第３サイクル）、および
事後正規化シフトサイクル（第４サイクル）である。

ＰＩＡ５０が、要素プロセッサ２０の各々に、それらの
小レジスタ１２ａの要素を連続的に加算してその結果を
結果レジスタ２０ｈに記憶するよう、命令したと仮定す
る。ＰＩＡ５０は、要素プロセッサ２０の各々に、次の
ことを命令する。それは、関連するベクトルレジスタ１
２の対応する小レジスタ１２ａから（局所記憶装置から
）各自の４個の要素を検索することである。例えば要素
プロセッサ＃０の機能的な動作に着目すると、バスｌｌ
ａを介して受信回路７が記憶装置５６から要素Ｏないし
要素３を受け取って、ＡＳＭＩ３を介してそれらの要素
が局所記憶装置１２に記憶される。要素Ｏないし要素３
を記憶する局所記憶装置１２は第２図で示したベクトル
レジスタ１２を表わしている。さらに、要素Ｏないし要
素３は浮動小数点要素オペランドを表わすと仮定する。

ＰＩＡ５０が、要素プロセッサ＃０に、要素Ｏないし要
素３を連続的に加算しその和を結果レジスタ２０ｈに記
憶するよう、命令すれば、その第１サイクルで、初めの
２個の要素オペランド（４要素構成のベクトルのうちの
初めの２個）を局所記憶装置１２から読み取り、Ａ　Ｓ
　Ｍ　２０　ａを介してフラッシュ選択レジスタ２０ｃ
およびシフト選択レジスタ２０ｂに一時的に記憶する。

その場合、各要素の指数部は指数制御部（図示せず）に
如って、そこで各指数部の大きさの差が計算さ」する。

こうして、より小さい指数部を有する要素はシフト選択
レジスタ２０ｂヘゲートさ九、一方、より大きい指数部
を有する要素はフラッシュ選択レジスタ２０ｃヘゲート
される。フラッシュ選択レジスタ２０ｃおよびシフト選
択レジスタ２０ｂは第１サイクルの終わりでラッチクロ
ックによってラッチされる。

第２サイクルの始めで、シフト動作が開始される。フラ
ッシュ選択レジスタ２０ｃに記憶されているより大きい
指数部を有する要素は＋　ＡＬＵ２０ｇの一方の入力ヘ
ゲートされる。シフト制御情報は指数制御部（図示せず
）から事前シフタ２０ｆに送られる。事前シフタ２０ｆ
によって、より小さい指数部を有する要素（シフト選択
レジスタ２０ｂに記憶されている）は右方にシフトされ
て、より大きい指数部を有する要素と整列される。より
大きい指数部を有する関素は、そのときＡＬＵ２０ｇの
一方の入力ヘゲートされている。同時に、ＡＬＵ２０ｇ
はＴ／Ｃゲート２０ｄ、２０ｅから適切な入力を選択し
、Ｔ／Ｃゲート２０ｄ、２０ｅを介してフラッシュ選択
レジスタ２０ｃおよびシフト選択レジスタ２’Ｏｂから
それぞれ要素を受け取る。

第３サイクルは、第３図に示す要素プロセッサ２０の動
作におけるＡＬＵ２０ｇの機能的な動作のためのサイク
ルである。ＡＬＵ２０ｇは８バイトの高素桁上げ先見加
算器である。桁上げ先見加算器は１の補数計算と循環桁
上げ・再補数化を備えている。ＡＬＵ２０ｇは加算操作
を実行する。

４個の要素（例えばベクトルレジスタＶＲＯに関連した
、要素プロセッサ＃０の小レジスタ１２ａに記憶されて
いる要素Ｏないし要素３）が連続して加算される。加算
の結果は、最終的に、局所記憶装置１２に記憶される。

しかしながら、このステップの前に第４サイクルの間で
、事後正規化ステップを実行する必要がある。

ＡＬＵ２０ｇによって加算が終ると、第４サイクルで事
後正規化ステップが行われる。゛′事後正規化″（デー
タ処理の用語）は、ＡＬＵ２０ｇの生成した結果の先頭
のゼロデイジツ１−（１６進）を検出して検出したゼロ
ディジットの個数に基づいて結果を左方にシフトすると
いうステップを含む。指数結果は、ゼロディジットのシ
フト１つに対して指数部の値を１だけ減分することによ
って調整しなければならない。ＡＬＵ２０ｇの出力ディ
ジットがゼロ状態であるかどうか、を事後シフタ２０ｉ
が検査する。そうして検出されたゼロディジットの個数
に基づいて、ＡＬＵ２０ｇの出力する結果を左方ヘシフ
トする。この左方シフトされた結果は結果レジスタ２０
ｈに送られて、そこで一時的に記憶される。指数制御部
（図示せず）は結果要素の指数部（ＡＬＵ２０ｇから出
力される）の値を減分するかまたは増分する。これは最
終の指数部の正しい値を結果レジスタ２０ｈヘゲートす
るためである。こうして結果要素が結果レジスタ２０ｈ
に記憶される（この結果要素のオペランドは検出された
ゼロディジットの個数に基づいて左方に適切な量だけシ
フトされたものであり、また、このオペランドの指数部
は正しい最終のべき指数値である）。必要ならば、第４
サイクルに続く次のサイクルの間に、結果要素を局所記
憶装置１２へ送ってそこへ記憶する。残りの２個の要素
に関して機能的な動作を繰返すことによって、４個の要
素の和を生成しそれを結果レジスタ２０ｈに記憶する。

この４個の要素の和が中間和要素である。

［発明の効果］ 以上に説明したように、１個のベクトルを高速に処理す
ることのできるベクトルプロセッサが提供される。

【図面の簡単な説明】

第１図は本発明によるベクトルプロセッサの実施例の構
成を示すブロック図、第２図は複数の小レジスタを有す
るベクトルレジスタと、それに係る要素プロセッサと、
の関係を表わすブロック図、第３図は第２図において小
レジスタと要素プロセッサとから成るユニットの詳細を
示すブロック図、第４図は第１図のプロセッサインター
フェースアダプタ（ＰＩＡ）の詳細を示すブロック図、
第５図は通常のベクトルプロセッサの構成を示すブロッ
ク図である。 出願人　インターナショナル・ビジネス・マシーンズ・
コーポレーション 代理人　弁理士　頓　宮　孝　− （外１名） 第１図 第２図 記憶褒直 第３図 第４図 アドレスへパス　データハ”ス　４１ν争八′人ＩＩＦ
素プロセッサへ

Claims (1)

1. 【特許請求の範囲】 それぞれベクトルの要素Ｎ個を記憶する複数のベクトル
   レジスタ手段と、複数の要素プロセッサ手段と、を有し
   、 前記複数のベクトルレジスタ手段の各々が複数の小レジ
   スタ手段を含み、該複数の小レジスタ手段の各々がベク
   トルの要素Ｎ個のうちのＭ個を記憶し。 前記複数の要素プロセッサ手段は各々前記小レジスタ手
   段に接続され該小レジスタ手段に記憶されたベクトルの
   Ｍ個の要素を処理し、 前記小レジスタ手段とこれに対応する前記要素プロセッ
   サ手段とで１個のユニットを成し、該ユニットを複数個
   合わせて並列構成して総合ユニットを成し、複数の総合
   ユニットが前記複数のベクトルレジスタ手段のうちの１
   個に記憶された１個めべ々ｋｌｔｚｆｆｉｉｌｔ去Ｎ儒
   ＊　＊　；ｔｉｌｌ　Ｌ−＠　ＩＩｍ！オ乙ごンレ紬徴
   とするベクトルプロセッサ。