JPH0528870B2

JPH0528870B2 -

Info

Publication number: JPH0528870B2
Application number: JP62165686A
Authority: JP
Inventors: Hideshi Ishii
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1986-07-16
Filing date: 1987-07-01
Publication date: 1993-04-27
Also published as: JPS641059A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はベクトル演算システムに関し、特にフ
アームウエア制御を用いたベクトル演算システム
に関する。

〔従来の技術〕

従来、科学技術計算を高速化するための手段と
して、米国特許4620275号公報に示すように大量
のベクトルデータに対して同一の演算を実行する
ベクトル演算命令をそなえた演算装置が多く用い
られている。

いわゆるスーパーコンピユータでは、ベクトル
演算命令はベクトル演算専用の演算回路を使用し
て実行される場合が多い。一方、スーパーコンピ
ユータほどの性能が要求されないシステムでは、
ハードウエア量の増加を抑えるためにベクトル演
算命令は通常のスカラー演算で使用する演算回路
を共用して実行される場合が多い。

スカラー演算で使用する演算回路はパイプライ
ン構造をとらないのが普通である。したがつてあ
るベクトル要素の演算実行中はその要素の演算が
終了するまで次の要素の演算が開始できない。

各ベクトル要素の演算実行をハードウエア制御
により行い、要素毎の演算のスタート指示をフア
ームウエア制御により行つているような装置で
は、上記の理由によりある要素の演算のスタート
指示は、前の要素の演算が終了したことを判定し
た後に出力される。米国特許第4589067号に示す
フアームウエア制御の浮動小数点ベクトルプロセ
ツサにおいても一般に、浮動小数点演算の実行時
間は、演算データあるいは演算結果たとえば事後
正規化の要／不要に依存して変わる場合が多い。
したがつて、フアームウエアが演算終了を認識す
るためには演算回路から送られてくる終了信号を
使用して分岐する必要がある。

〔発明が解決しようとする問題点〕

フアームウエアの分岐を行う場合、性能が低下
するのが一般的であるため、上述した従来のベク
トル演算装置では、あるベクトル要素の演算が終
了してから次の要素の演算が開始されるまでに無
駄な時間が生じ、命令実行時間が遅くなるという
欠点がある。

〔問題点を解決するための手段〕

本発明のベクトル演算システムはフアームウエ
アによるスタート指示に応答して１つのベクトル
要素に対する演算を実行する演算回路を有するベ
クトル演算システムにおいて、前記演算回路で演算実行中に前記スタート指示
に応答してセツトされるスタート指示保留フラグ
保持手段と、前記演算回路で演算実行中でないときに前記ス
タート指示に応答して対応するベクトル要素に対
する演算実行開始を指示する演算実行開始指示手
段と、前記スタート指示保留フラグ保持手段のセツト
中における演算実行終了に応答して次のベクトル
要素に対する演算実行開始を前記演算実行開始手
段に指示するとともに前記スタート指示保留フラ
グ保持手段をリセツトする手段とを含む。

本発明のベクトル演算装置は、フアームウエア
からの乗算スタート指示に応答して１つのベクト
ル要素に対する乗算を実行する乗算回路と、前記
フアームウエアからの加算スタート指示に応答し
て１つのベクトル要素に対する加算を実行する加
算回路とを有するベクトル演算装置において、ベクトル演算の種類が積和演算であることを表
示する演算タイプ表示手段と、この演算タイプ表示手段による積和演算の表示
時、前記乗算回路の乗算実行終了信号に応答して
前記加算回路の加算実行を指示する演算リンク手
段とを含む。

〔実施例〕

次に本発明の一実施例を図面を参照して詳細に
説明する。

第１図を参照すると、本発明の一実施例は、ベ
クトル演算命令を含む各種命令を実行するための
複数のマイクロ命令からなるマイクロプログラム
を格納する制御記憶１と、この制御記憶１に線１
０８を介して読出アドレスを与えるマイクロアド
レス制御回路２と、このマイクロアドレス制御回
路２からの読出アドレスに応答して前記制御記憶
１から読出されたマイクロ命令を格納するマイク
ロ命令レジスタ３と、ベクトル演算命令で使用す
るベクトルデータ、その他命令のオペランド、お
よび命令を記憶するメインメモリ４と、このメイ
ンメモリ４から読出されたベクトルデータを一時
的にストアするベクトルデータバツフア５と、前
記マイクロ命令レジスタ３のマイクロ命令中の書
込ビツトＷの指示に応答して前記ベクトルデータ
バツフア５からのベクトルデータを格納するオペ
ランドレジスタ７および８と、これらレジスタ７
および８からのベクトルデータを線１０３を介し
て与えられる指示に基づいて浮動小数点加減算を
行なう浮動小数点加算回路９と、線１０４の選択
指示により前記浮動小数点加算回路９からの演算
結果を選択するセレクタ１０と、このセレクタ１
０で選択された結果を線１０５の指示により格納
するリザルトレジスタ１１と、このリザルトレジ
スタ１１にセツトされたデータが正規化済であれ
ば、線１０９のストア指示に応答してストアされ
メインメモリ４に送られるベクトルストアバツフ
ア６と、浮動小数点加算回路９からの加算結果が
正規化されているか否かを判定する正規化判定回
路１４と、正規化のために必要なシフト数を検出
し、検出されたシフト数を送出する正規化桁数検
出回路１２と、この正規化桁数検出回路１２で検
出されたシフト数だけリザルトレジスタ１１のデ
ータをシフトし出力する正規化レジスタ１３と、
浮動小数点加減算の制御を行うための演算制御回
路１５とから構成されている。

次に本発明の一実施例を第１図から第５図を参
照しながら、詳細に説明する。

第５図を参照すると、まずタイミングT₁でマ
イクロ命令ステツプＡが読出される。

第４図を参照すると、このステツプＡはオペラ
ンドレジスタ７，８にデータをセツトし、加算ス
タートを指示するステツプである。

第１図を参照すると、制御記憶１から読出され
たステツプＡはレジスタ３に格納される。次のタ
イミングT₂でこのうちの書込ビツトＷがオペラ
ンドレジスタ７および８にストア指示信号として
線１０２を介して与えられる。これとともにレジ
スタ３の演算スタートビツトＳは線１０１を介し
て演算制御回路１５に与えられる。線１０１を介
して与えられる演算スタート指示信号は、ゲート
２１３および２１９を介してシーケンスフラグフ
リツプフロツプ２０１をセツトする。このセツト
に応答して線１０３を介して加算指示信号が第１
図の浮動小数点加算回路９に与えられる。また前
記セツトとともに、第２図の演算実行中フラグフ
リツプフロツプ２０４がセツトされる。このフリ
ツプフロツプ２０４は演算実行開始に応答してセ
ツトされ、演算実行終了に応答してリセツトされ
る。なお、演算終了と次の演算開始が同時に生ず
るときにはセツトされる。

第１図を参照すると、マイクロ命令ステツプＡ
のレジスタ３のネクストアドレスフイールドＮの
アドレスが線１０７を介してマイクロアドレス制
御回路２に与えられる。

第２図を参照すると、線１０７を介して与えら
れるアドレスはセレクタ３０４を介して線１０８
に送出される。この線１０８を介して与えられる
アドレスでマイクロ命令ステツプＢが読出されレ
ジスタ３に格納される。

次のタイミングT₃で第２図に示すシーケンス
フラグフリツプフロツプ２０２がセツトされる。

第１図、第４図および第５図を参照すると、こ
のタイミングT₃でマイクロ命令ステツプＣが制
御記憶１から読出されレジスタ３にセツトされ
る。このステツプＣでは、オペランドレジスタ７
および８にデータをセツトし、演算をスタートす
るとともに全てのベクトル要素に対する演算のス
タート指示が終了したか否かの判定が行なわれ
る。

このステツプＣにより線１０１を介して与えら
れる信号がアンドゲート２１２に供給される。ア
ンドゲート２１２のもう一方の信号はフリツプフ
ロツプ２０４からゲート２１６を介して与えられ
る。次のタイミングT₄でこの２つの信号に応答
してアンドゲート２１２の信号はスタート指示保
留フラグフリツプフロツプ２０５がセツトされ
る。このフリツプフロツプ２０５のフラグは、演
算実行中にマイクロ命令により次の演算のスター
ト指示が出された場合に、現在実行中の演算が終
了するまでその指示を保留するためのフラグであ
る。このフリツプフロツプ２０５は演算実行終了
に応答してリセツトされ、演算実行終了と次の実
行開始とが同時に生じたときにはリセツトされ
る。第１図および第５図を参照すると、タイミン
グT₃では浮動小数点加算回路９での加算結果が
セレクタ１０で選択されるとともに正規化判定回
路１４で正規化済でないと判定された信号が線１
０６に出力される。

この最終的判定はタイミングT₄でマイクロ命
令ステツプＤによりマイクロアドレス制御回路２
で線１０６の信号にもとづいて行なわれる。

第３図を参照すると、線１０６を介して与えら
れる信号は分岐条件信号として分岐条件レジスタ
３０２にセツトされる。このレジスタ３０２の内
容は分岐制御回路３０３に与えられる。分岐制御
回路３０３ではマイクロ命令の条件分岐のとき第
１図のマイクロ命令レジスタ３に格納されたマイ
クロ命令ステツプＤのネクストアドレスフイール
ドＮから線１０７を介して送られてくるアドレス
信号と、条件分岐レジスタ３０２の内容を使用し
て、次に実行すべきマイクロ命令ステツプＥのア
ドレスが作成される。条件分岐の場合は、分岐制
御回路３０３の出力がセレクタ３０４を介して線
１０８に出力される。

第２図および第５図を参照すると、線１０６を
介して与えられる正規化済でないと判定された信
号はアンドゲード２１１に与えられ、フリツプフ
ロツプ２０２の出力がタイミングT₄でフリツプ
フロツプ２０３にセツトされる。

第１図および第５図を参照すると、タイミング
T₂でオペランドレジスタ７および８に格納され
ていたオペランドは、浮動小数点加算回路９で加
算され、タイミングT₃でセレクタ１０を介して
タイミングT₄でリザルトレジスタ１１にセツト
される。このリザルトレジスタ１１２の格納指示
は、第３図のフリツプフロツプ２０２の出力で指
示される。

第１図および第５図を参照すると、タイミング
T₅ではマイクロ命令ステツプＥが制御記憶１か
ら読出されレジスタ３に格納される。

これとともに、タイミングT₄からタイミング
T₅にかけて、セレクタ１０を介して格納された
リザルトレジスタ１１の内容により正規化桁数検
出回路１２で正規化のための必要なシフト数が検
出される。

次にこのシフト数に基づき正規化シフタ１３で
リザルトレジスタ１１の内容がシフトされる。こ
のシフト結果はセレクタ１０を介してタイミング
１５でリザルトレジスタ１１に格納される。この
格納動作は第３図のフリツプフロツプ２０３の出
力で指示される。このリザルトレジスタ１１の内
容はタイミングT₆でベクトルストアバツフア６
にストアされる。

第２図および第５図を参照すると、タイミング
T₄でフリツプフロツプ２０３および２０５がセ
ツトされているためアンドゲート２１４およびオ
アゲート２１９を介してタイミングT₅でフリツ
プフロツプ２０１がセツトされる。同じタイミン
グT₅でフリツプフロツプ２０４もセツトし直さ
れる。

第１図、第４図および第５図を参照すると、タ
イミングT₅におけるマイクロ命令ステツプＥの
次にタイミングT₆ではマイクロ命令ステツプＣ
が読出される。このステツプＣのマイクロ命令は
レジスタ３に格納され、このマイクロ命令中の書
込ビツトＷが線１０２を介してオペランドレジス
タ７および８に与えられ、タイミングT₇で新た
なオペランドが格納される。タイミングT₄−T₆
でオペランドレジスタ７および８に格納されてい
たデータは浮動小数点加算回路９で加算され、セ
レクタ１０を介してタイミングT₇でリザルトレ
ジスタ１１に格納される。この格納指示は、加算
回路９の出力が正規化済であると正規化判定回路
１４で判定されているため、フラグフリツプフロ
ツプ２０２の出力が線１０５を介して与えられ
る。このように、加算回路９の出力が正規化済で
ないときにはフリツプフロツプ２０１の内容はフ
リツプフロツプ２０２を介してフリツプフロツプ
２０３に与えられる。また、加算回路９の出力
が、正規化済のときは、フリツプフロツプ２０１
の内容はフリツプフロツプ２０２に与えられる。

なお、タイミングT₇でリザルトレジスタ１１
に格納された内容はタイミングT₈でベクトルス
トアバツフア６に格納される。第５図を参照する
と、この例では、３要素分のベクトル演算が実行
されており、各々のベクトル演算の実行時間は１
番目の要素が正規化のために１クロツク増加して
３クロツク、２，３番目の要素が２クロツクとな
つている。

従来の装置では演算スタート指示がフアームウ
エアにより出力された場合は直ちにシーケンスフ
ラグ２０１がセツトされるようになつており、そ
の場合、１番目の要素の演算が終了したかどうか
をフアームウエアにより判断しなければタイミン
グT₃で２番目の要素の演算スタート指示が出せ
ない。しかしながら、１番目の要素の演算が終了
したことをフアームウエアが判断できるのはタイ
ミングT₅、すなわちステツプＥであり、遅れて
しまうことになる。

したがつて従来の装置では、第６図に示すよう
に、全ベクトル要素の演算時間を３クロツクとみ
なしてフアームウエアを作成する必要があつた。
しかしその場合、第７図に示すようにｉ＋１番目
およびｉ＋２番目の要素のように正規化処理が不
要な要素に対しても３クロツクの実行時間が与え
られるため、タイミングT₇およびT₁₀のような遊
びの時間が発生し、性能が低下していた。

一方、本実施例の装置ではタイミングT₃すな
わちステツプＣでフアームウエアから演算スター
ト指示が出力されたときには前の要素の演算がま
だ終了していない、すなわち、演算実行中フラグ
２０４が“１”であるため、スタート指示保留フ
ラグ２０４が“１”にセツトされ、演算終了まで
指示が保留された後次の要素の演算が開始され
る。したがつてフアームウエアは２番目の要素よ
り以後の演算スタート指示は常にステツプＣで行
えば良く、また正規化により実行時間が１クロツ
ク増加した場合のみステツプＥを実行して演算制
御回路１５との同期をとるだけで良い。

以上説明したように本発明は、スタート指示保
留フラグによりフアームウエアの分岐による遅れ
を吸収することによりフアームウエア制御による
ベクトル演算命令の実行を高速に行うことができ
るという効果がある。

第８図を参照すると、本発明の一実施例は、ベクトル演算命令を含む各種命令を実行するた
めの複数のマイクロ命令からなるマイクロプログ
ラムを格納する制御記憶１と、この制御記憶１に
信号線１０８を介して読出しアドレスを与えるマ
イクロアドレス制御回路２と、このマイクロアド
レス制御回路２からの読出アドレスに応答して制
御記憶１から読出されたマイクロ命令を格納する
マイクロ命令レジスタ３と、ベクトル演算命令で
使用するベクトルデータ、その他の命令のオペラ
ンド、及び命令を記憶するメインメモリ４と、こ
のメインメモリ４から読出されたベクトルデータ
を一時的にストアするベクトルデータバツフア５
と、演算用のスカラーデータを保持するスカラー
レジスタ１６と、演算実行中にこの演算で使用さ
れるオペランドを保持するオペランドレジスタ７
及び８と、このオペランドレジスタ７及び８の入
力をそれぞれ選択するセレクタ１７及び１８と、
オペランドレジスタ７及び８からのデータの浮動
小数点乗算を行う浮動小数点乗算回路２５と、オ
ペランドレジスタ７及び８からのデータの浮動小
数点加算を行う浮動小数点加算回路９と、演算結
果データが格納されるリザルトレジスタ１１と、
このリザルトレジスタ１１への入力データを選択
するセレクタ１０と、浮動小数点乗算回路２５の
出力が正規化済（正規形）か否かを判定する正規
化判定回路１４と、正規化のために必要なシフト
数を検出し、シフト数を送出する正規化桁数検出
回路１２と、この正規化桁数検出回路１２で検出
されたシフト数だけリザルトレジスタ１１のデー
タをシフトして出力する正規化シフタ１３と、マ
イクロ命令レジスタ３に格納されたマイクロ命令
により与えられるベクトル演算タイプコードＴが
セツトされるタイプレジスタ１９と、このタイプ
レジスタ１９の出力をデコードし、ベクトル演算
タイプコードが積和演算を表わしているときに信
号線１１５に“１”を出力するデコーダ２０と、
浮動小数点乗算回路２５で実行される演算の制御
を行なう乗算制御回路２１と、浮動小数点加算回
路１９で実行される演算の制御を行なう加算制御
回路２４と、アンドゲート２２と、オアゲート２
３，２６および２７とを備えている。

次に第３図、および第８図〜第１０図を参照し
て、ベクトル演算装置の動作を説明する。ここで
は、積和演算として次の演算を実行するものとす
る。

V₃←V_2i＋Ｓ×V_1i ここでV_1i，V_2i、及びV_3iはメインメモリ４に
格納された３つのベクトルデータのそれぞれのｉ
番目の要素を表わしている。またＳはスカラーレ
ジスタ１６に格納されたスカラーデータを表わし
ている。

第３図に示すように、マイクロアドレス制御回
路２は分岐条件レジスタ３０２、分岐制御回路３
０３、及びセレクタ３０４を備えている。正規化
判定回路１４で浮動小数点乗算回路２５の出力が
正規化でないと判定されると正規化判定回路１４
は信号線１０６を介して分岐条件レジスタ３０２
に“１”をセツトする。分岐制御回路３０３では
条件分岐を行う際にマイクロ命令レジスタ３のネ
クストアドレスフイールドＮから信号線１０７を
介して送られてくるアドレス情報と分岐条件レジ
スタ３０２の内容とから次に読出すべき制御記憶
１のアドレスを作成する。セレクタ３０４は条件
分岐を行わないときは信号線１０７を選択し、そ
の結果制御記憶１のアドレスとしてマイクロ命令
レジスタ３のネクストアドレスフイールドＮの値
がそのまま使用される。また条件分岐を行うとき
には分岐制御回路３０２の出力が選択される。

ここで第１３図に積和演算命令のフアームウエ
アのフローチヤートを示すとともに、第１４図に
積和演算命令の実行のタイムチヤートを示す。な
お第１４図のマイクロ命令ステツプＡ〜Ｆは第１
３図のフローチヤートにおけるステツプＡ〜ステ
ツプＦにそれぞれ対応している。

第８図および第１３図を参照すると、フアーム
ウエアはオペランドレジスタ７と８にスカラーレ
ジスタ１６の内容Ｓとベクトルデータバツフア５
の内容（V_1iとV_2i）とをセツトするための制御、
乗算制御回路２１による乗算の実行のスタート指
示、乗算結果が正規形かどうかの判定、及びベク
トル要素を全て実行したかどうかの判定を行う。
一方、乗算及び加算の実行制御、結果のベクトル
ストアバツフア６への書込み制御等はハードウエ
アにより制御される。なお、第１３図に示すステ
ツプＢ，Ｃ，Ｅ，及びＦはハードウエアとのタイ
ミングをとるためのステツプである。

第１３図および第１４図を参照すると、積和演
算命令のフアームウエアではタイミングT₁にお
いてマイクロ命令ステツプＡが実行される。マイ
クロ命令ステツプＡでは、マイクロ命令レジスタ
３のマイクロ命令中の書込ビツトＷの指示に応答
してスカラーレジスタ１６の内容Ｓがオペランド
レジスタ７に、ベクトルデータバツフア５から
V_1iが読出されてオペランドレジスタ８にそれぞ
れセツトされ、乗算制御回路２１に対して浮動小
数点乗算のスタート指示が出力される。

第８図、第９図および第１１図を参照すると、
乗算制御回路２１では、マイクロ命令レジスタ３
のＭフイールドから線１１０を介して与えられる
乗算スタート指示信号に応答して、シーケンスフ
ラグＦ／Ｆ２２０、シーケンスフラグＦ／Ｆ２２
１がセツトされる。このセツトによりＦ／Ｆ２２
０および２２１から線１１２および１１３および
浮動小数点乗算回路２５のオア回路２５９を介し
てＳレジスタ２５６およびＣレジスタ２５７にセ
ツト指示が与えられる。

浮動小数点乗算回路２５では、オペランドレジ
スタ７および８に格納されているオペランドの指
数部が加算器２５１により加算されリザルトレジ
スタ１１の指数部に送られる。オペランドレジス
タ８に格納されている乗数の仮数部は、部分乗数
作成回路２５２により２つの部分乗数に分割され
る。分割された部分乗数とオペランドレジスタ７
からの被乗数の仮数部とは２回に分けて乗算され
る。倍数発生器２５４では、Boothの方法にもと
づいて複数の部分積が発生され、これらの部分積
はキヤリーセーブアダーツリー２５５により加算
される。最終的にはsumとcarryの２つのデータ
に分かれた形でＳレジスタ２５６とＣレジスタ２
５７に上述のセツト指示に応答してタイミング
T₃で格納される。１回目の部分乗算でこれらレ
ジスタ２５６および２５７に格納された部分積
は、２回目の部分乗算で倍数発生器２５５により
発生された部分積とキヤリーセーブアダーツリー
２５５により加算され、タイミングT₄でレジス
タ２５６および２５７に再び格納される。タイミ
ングT₄で、Ｓレジスタ２５６の内容とＣレジス
タ２５７の内容とは加算器２５８で加算されタイ
ミングT₅でリザルトレジスタ１１の仮数部に格
納される。

一方、乗算制御回路２１では、シーケンスフラ
グＦ／Ｆ２２１からのセツト信号に応答して、タ
イミングT₄でシーケンスフラグＦ／Ｆ２２２が
セツトされる。このＦ／Ｆ２２２の出力はオアゲ
ート２２７、線１０５、およびオアゲート２６を
介してタイミングT₅でリザルトレジスタ１１に
与えられる。

すなわち、タイミングT₂〜T₄では浮動小数点
乗算回路２５により浮動小数点乗算（Ｓ×V_1i）
が実行され、その結果P_i′がタイミングT₅でリザ
ルトレジスタ１１とオペランドレジスタ８とにセ
ツトされる。そして、タイミングT₄において正
規化判定回路１４により乗算結果P_i′が正規形で
あるかどうかの判定がなされる。判定の結果正規
形であつた場合にはP_i′は最終的な乗算結果であ
るので、タイミングT₄で浮動小数点乗算は終了
し、終了信号１０６が出力される。一方、乗算結
果P_i′が正規形でなかつた場合、タイミングT₅で
正規化処理が行われ、最終的な乗算結果であるP_i
がリザルトレジスタ１１およびオペランドレジス
タ８にあらためてセツトされて、タイミングT₅
で終了信号１０６が出力される。

第８図、第１３図および第１４図を参照する
と、フアームウエアは乗算がタイミングT₄で終
了するかタイミングT₅で終了するかの如何にか
かわらずタイミングT₄でマイクロ命令ステツプ
Ｄを実行し、ベクトルデータバツフア５からベク
トルデータV_2iをオペランドレジスタ１０に読み
出す。積和演算命令では予めタイプレジスタ１９
に積和演算タイプをあらわすコードが格納されて
おり、積和演算タイプのコードがデコーダ２０に
よりデコードされて信号線１１５に論理“１”が
出力されている。従つて終了信号１１４が出力さ
れるとアンドゲート２２、オアゲート２３および
線１１６を介して加算制御回路２４に対してスタ
ート指示が行われる。

第８図、第１２図および第１４図を参照する
と、オアゲート２３および線１１６を介して与え
られた信号はタイミングT₆でシーケンスフラグ
Ｆ／Ｆ２４１をセツトする。

浮動小数点加算処理は２クロツクにわたつて実
行される。

第８図および第１０図を参照すると、まず、タ
イミングT₆で、オペランドレジスタ７および８
に格納されているオペランドの指数部は、絶対値
減算器９１によりその差が求められる。この演算
により大きいと判断された方のオペランドの指数
部がセレクタ９２で選択されてリザルトレジスタ
１１の指数部に送られる。桁合せ回路９３では絶
対値減算器９１により求められた指数部の差にも
とづいてオペランドレジスタ７および８の仮数部
に対する桁合せ処理が行なわれる。桁合せ回路９
３による桁合せの後、加算器９４により加算され
る。

再び第８図、第１２図および第１４図を参照す
ると、加算制御回路２４では、シーケンスフラグ
Ｆ／Ｆ２４１の出力は、オアゲート２４２、線１
１７およびオアゲート２６を介してリザルトレジ
スタ１１にセツト指示信号として与えられる。こ
のセツト指示信号に応答してリザルトレジスタ１
１は加算結果をセツトする。

タイミングT₇では、リザルトレジスタ１１に
格納された正規化前の結果にもとづいて正規化桁
数検出回路１２および正規化シフタ１３を使用し
て正規化処理が行なわれる。

第８図、第１１図、第１２図および第１４図を
参照すると、セレクタ１０は初期状態において浮
動小数点乗算回路２５の出力を選択する。次にタ
イミングT₅での乗算制御回路２１のシーケンス
フラグＦ／Ｆ２２６のセツトに応答して線１０４
およびオアゲート２７を介して選択指示信号がセ
レクタ１０に与えられる。この選択指示信号に応
答してセレクタ１０は浮動小数点加算回路９の出
力を選択する。タイミングT₇での加算制御回路
２４のシーケンスフラグＦ／Ｆ２４３のセツトに
応答して線１１８およびオアゲート２７を介して
選択指示信号がセレクタ１０に与えられる。この
選択指示信号に応答してセレクタ１０は正規化シ
フタ１３の出力を選択する。この選択により正規
化後の結果がリザルトレジスタ１１にセツトされ
る。タイミングT₈では、加算制御回路２４のシ
ーケンスフラグＦ／Ｆ２４４がセツトされ、線１
１９を介してベクトルストアバツフア６にストア
指示信号が出力される。このストア指示信号に応
答してベクトルストアバツフア６は、リザルトレ
ジスタ１１からの正規化後の結果をストアする。

すなわち加算スタート指示によりタイミング
T₆〜T₇において浮動小数点加算（V_2i＋P_i）が実
行され、加算結果V_3iはリザルトレジスタ１１に
セツトされた後ベクトルストアバツフア６に書き
込まれ、最終的にはメインメモリ４に書き込まれ
る。このようにして１要素分の積和演算が終了す
る。

第８図、第１３図および第１４図を参照する
と、フアームウエアはタイミングT₅においてマ
イクロ命令ステツプＥを実行し、分岐条件レジス
タ２０１の内容に従つて条件分岐を行う。このと
き第３図の分岐条件レジスタ３０２の値が“０”、
即ち正規形であればマイクロ命令ステツプＥの後
に、次の要素の処理を開始するためのマイクロ命
令ステツプＡへ分岐する。一方、タイミングT₅
において分岐条件レジスタ３０２の値が“１”す
なわち正規形でないことをあらわしている場合に
は、浮動小数点乗算の実行時間が正規化のために
１クロツク分増加している。このため、ハードウ
エア制御による演算処理との時間的同期をとるた
めにマイクロ命令ステツプＦへ分岐し、その後マ
イクロ命令ステツプＡへ分岐する。

タイミングT₇以降は以上延べた動作がくり返
して実行されるが、タイミングT₈〜T₁₂に示した
ように浮動小数点乗算の結果が正規形である場合
にはタイミングT₂〜T₇の処理に比較して１クロ
ツク分実行時間が高速化されている。

第１５図を参照すると、従来の装置では、全ベ
クトル要素の演算時間を乗算４クロツク、および
加算２クロツクの計６クロツクとみなしてフアー
ムウエアを作成する必要がある。第１６図を参照
すると、その場合、ｉ＋１番目の乗算結果のよう
に正規化処理が不要な要素に対しても４クロツク
の乗算時間が与えられるため、タイミングT₁₁に
示す遊び時間が発生し性能が低下していた。

以上説明したように本発明は、積和演算である
ことを表示する演算タイプ表示手段を設け、乗算
終了後直ちに加減算のスタートを指示することに
よりフアームウエアの分岐による遅れを吸収し、
フアームウエア制御によるベクトル積和演算命令
の実行を高速に行うことができるという効果があ
る。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２
図は第１図の演算制御回路１５の詳細な構成を示
す図、第３図は第１図のマイクロアドレス制御回
路２の詳細な構成を示す図、第４図は第１の実施
例のフアームウエア動作を示す図、第５図は第１
の実施例のベクトル演算動作を示すタイムチヤー
ト、第６図および第１５図は従来のフアームウエ
ア動作を示す図、第７図および第１６図は従来の
動作を示すタイムチヤート、第８図は本発明の第
２の実施例を示す図、第９図は第２の実施例の浮
動小数点乗算回路２５の詳細な構成を示す図、第
１０図は第２の実施例の浮動小数点加算回路９の
詳細な構成を示す図、第１１図は第２の実施例の
乗算制御回路２１の詳細な構成を示す図、第１２
図は第２の実施例の加算制御回路２４の詳細な構
成を示す図、第１３図は第２の実施例のフアーム
ウエア動作を示す図、および第１４図は第２の実
施例の積和演算動作を示す図である。第１図から第１４図において、１……制御記
憶、２……マイクロアドレス制御回路、３……マ
イクロ命令レジスタ、４……メインメモリ、５…
…ベクトルデータバツフア、６……ベクトルスト
アバツフア、７，８……オペランドレジスタ、９
……浮動小数点加算回路、１０……セレクタ、１
１……リザルトレジスタ、１２……正規化桁数検
出回路、１３……正規化シフタ、１４……正規化
判定回路、１５……演算制御回路、１６……スカ
ラーレジスタ、１７，１８……セレクタ、１９…
…タイプレジスタ、２０……デコーダ、２１……
乗算制御回路、２４……加算制御回路、２５……
浮動小数点乗算回路、９１……絶対値減算器、９
２……セレクタ、９３……桁合せ回路、９４，２
５１，２５８……加算器、２５２……部分乗数作
成回路、２５３……デコーダ、２５４……倍数発
生回路、２５５……キヤリーセーブアダー。

Claims

【特許請求の範囲】１フアームウエアによるスタート指示に応答し
て１つのベクトル要素に対する演算を実行する演
算回路を有するベクトル演算システムにおいて、前記演算回路で演算実行中に前記スタート指示
に応答してセツトされるスタート指示保留フラグ
保持手段と、前記演算回路で演算実行中でないときに前記ス
タート指示に応答して対応するベクトル要素に対
する演算実行開始を指示する演算実行開始指示手
段と、前記スタート指示保留フラグ保持手段のセツト
中における演算実行終了に応答して次のベクトル
要素に対する演算実行開始を前記演算実行開始手
段に指示するとともに前記スタート指示保留フラ
グ保持手段をリセツトする手段とを含むことを特
徴とするベクトル演算システム。２フアームウエアからの乗算スタート指示に応
答して１つのベクトル要素に対する乗算を実行す
る乗算回路と、前記フアームウエアからの加算ス
タート指示に応答して１つのベクトル要素に対す
る加算を実行する加算回路とを有するベクトル演
算システムにおいて、ベクトル演算の種類が積和演算であることを表
示する演算タイプ表示手段と、この演算タイプ表示手段による積和演算の表示
時、前記乗算回路の乗算実行終了信号に応答して
前記加算回路の加算実行を指示する演算リンク手
段とを含むことを特徴とするベクトル演算システ
ム。