JPS59173876A - ベクトル・デ−タ処理装置 - Google Patents
ベクトル・デ−タ処理装置Info
- Publication number
- JPS59173876A JPS59173876A JP4927683A JP4927683A JPS59173876A JP S59173876 A JPS59173876 A JP S59173876A JP 4927683 A JP4927683 A JP 4927683A JP 4927683 A JP4927683 A JP 4927683A JP S59173876 A JPS59173876 A JP S59173876A
- Authority
- JP
- Japan
- Prior art keywords
- register
- vector
- data
- instruction
- element data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（５）発明の技術分野
本発明は、ベクトル・データ処理装置、特にベクトル・
データをベクトル・レジスタ上にフェッチして置いて処
理を行うベクトル・データ処理装置Ｃ二おいて、命令に
よって指示されているベクトル・レジスタのレジスタ・
ナンバを修飾できるよう構成し、実行中のプログラムが
例えば入出力動作待ちなどのために中断したとき、他の
プログラム（二切替えて実行する処理を容易に行い得る
ようにしたベクトル・データ処理装置に関するものであ
る。
データをベクトル・レジスタ上にフェッチして置いて処
理を行うベクトル・データ処理装置Ｃ二おいて、命令に
よって指示されているベクトル・レジスタのレジスタ・
ナンバを修飾できるよう構成し、実行中のプログラムが
例えば入出力動作待ちなどのために中断したとき、他の
プログラム（二切替えて実行する処理を容易に行い得る
ようにしたベクトル・データ処理装置に関するものであ
る。
（ロ）技術の背景と問題点
従来からベクトル・データ処理装置においては。
主記憶装置上のベクトル・データのうち必要なものを、
ベクトル・レジスタ上に７エツチしておき。
ベクトル・レジスタ上に７エツチしておき。
当該ベクトル・レジスタ上のデータを利用して処理を行
うことが行われている。このようにすること（＝よって
、主記憶装置Ｃ二対するアクセス回数を大幅に減少する
ことが可能となる。
うことが行われている。このようにすること（＝よって
、主記憶装置Ｃ二対するアクセス回数を大幅に減少する
ことが可能となる。
上述の如くベクトル・レジスタを用いる構成はきわめて
有効なものであるが、一方次の如く、マルチプログラミ
ング処理を許すよう（−する場合（＝は、効率の悪いも
のとなってしまうおそれがある。
有効なものであるが、一方次の如く、マルチプログラミ
ング処理を許すよう（−する場合（＝は、効率の悪いも
のとなってしまうおそれがある。
即ち、今プログラムＡがベクトル・レジスタ上のベクト
ル・データを利用して処理を行っている間に例えば入出
力動作待ちのため（二中断したとする。
ル・データを利用して処理を行っている間に例えば入出
力動作待ちのため（二中断したとする。
このときプログラムＢに切替えて処理を行うためには、
ベクトル・レジスタに保持されているプログラムＡ用ベ
クトル・データを一旦主記憶装置上にストアした後にプ
ログラムＢ用ベクトル・データをベクトル・レジスタ上
にロードしてくる必要がある。非ベクトル・データ処理
装置の場合には。
ベクトル・レジスタに保持されているプログラムＡ用ベ
クトル・データを一旦主記憶装置上にストアした後にプ
ログラムＢ用ベクトル・データをベクトル・レジスタ上
にロードしてくる必要がある。非ベクトル・データ処理
装置の場合には。
レジスタとしては汎用レジスタ（例えば６４ノ（イト）
や浮動小数点レジスタ（例えば３２バイト）などであり
、それらの内容についてのセーブやリストアなどに要す
る時間は、殆んど問題とならないものであった。しかし
、上述のベクトル・レジスタの場合にはデータ量が大で
あって、上記セーブやりストアのために多大な時間を要
することになる。
や浮動小数点レジスタ（例えば３２バイト）などであり
、それらの内容についてのセーブやリストアなどに要す
る時間は、殆んど問題とならないものであった。しかし
、上述のベクトル・レジスタの場合にはデータ量が大で
あって、上記セーブやりストアのために多大な時間を要
することになる。
従来、ベクトル・データ処理装置は、いわば専用計算機
という考えが存在し、マルチプログラミング処理を行う
ことを考慮していなかった。しかし、高性能計算機を希
望する要求に答える必要があり、上記の難点を解決する
ことが必要となる。
という考えが存在し、マルチプログラミング処理を行う
ことを考慮していなかった。しかし、高性能計算機を希
望する要求に答える必要があり、上記の難点を解決する
ことが必要となる。
（ｑ 発明の目的と構成
本発明は上記の点を解決することを目的としており１本
発明のベクトル・データ処理装置は、複数の要素データ
にて構成されるベクトル・データを格納する複数のベク
トル・レジスタをそなえ。
発明のベクトル・データ処理装置は、複数の要素データ
にて構成されるベクトル・データを格納する複数のベク
トル・レジスタをそなえ。
主記憶装置からのデータを上記ベクトル・レジスタ上に
フェッチしておいて処理を実行するベクトル・データ処
理装置において、命令によって指定されるオペランド・
レジスタ・ナンバを修飾するデー、夕を書替え可能に保
持する修飾用レジスタをもうけると共に、命令によって
現（二指示されているオペランド・レジスタ・ナンバを
上記修飾用レジスタの内容によって修飾するレジスタ・
ナンバ修飾部をもうけ、並行処理が行われる可能性のあ
るベクトル・データを複数種類分、上記ベクトル・レジ
スタ上にフェッチしておいて処理を実行し。
フェッチしておいて処理を実行するベクトル・データ処
理装置において、命令によって指定されるオペランド・
レジスタ・ナンバを修飾するデー、夕を書替え可能に保
持する修飾用レジスタをもうけると共に、命令によって
現（二指示されているオペランド・レジスタ・ナンバを
上記修飾用レジスタの内容によって修飾するレジスタ・
ナンバ修飾部をもうけ、並行処理が行われる可能性のあ
るベクトル・データを複数種類分、上記ベクトル・レジ
スタ上にフェッチしておいて処理を実行し。
必要に応じて上記修飾用レジスタの内容をもってアクセ
スすべきレジスタ・ナンバを切替えるようにしたことを
特徴としている。。以下図面を参照しつつ説明する。
スすべきレジスタ・ナンバを切替えるようにしたことを
特徴としている。。以下図面を参照しつつ説明する。
０ 発明の実施例
第１図は本発明の一実施例構成、第２図は本発明の要部
を表わす命令制御部における一実施例構成を示す。
を表わす命令制御部における一実施例構成を示す。
第１図において、１は主記憶装置（ＭＥＭ）、、２は主
記憶制御装置（ＭＣＵ）、’ ３は記憶制御部であって
ベクトル・レジスタ（二対する制御を行うもの。
記憶制御装置（ＭＣＵ）、’ ３は記憶制御部であって
ベクトル・レジスタ（二対する制御を行うもの。
４はロード処理部、５はストア処理部、６は命令制御ｍ
、 ７はベクトル・レジスタ、８は演算処理部、９は
加算器、１０は乗算器を衣わしている。
、 ７はベクトル・レジスタ、８は演算処理部、９は
加算器、１０は乗算器を衣わしている。
記憶制御部３は、命令制御部６からの指示に対応して、
ロード処理部４によって主記憶装置１側から所望する要
素データをロードし、またストア処理部５（−よって主
記憶装置ｌに対して所望する要素データをストアする。
ロード処理部４によって主記憶装置１側から所望する要
素データをロードし、またストア処理部５（−よって主
記憶装置ｌに対して所望する要素データをストアする。
また演算処理部９は。
命令制御部６からの指示に対応して、ベクトル・レジス
タ７から所望する要素データα。、Ｃ１，Ｃ２・・・・
・・・・・と要素データ”Ｏｓ ｂｌｍ ｂ！・・・・
・・とを読出しては演算器９や１０によって演算 ｃｏ＝α。＊ｂ０ Ｃ１；α、＊ｂ１ Ｃ２２“２＊ｂ２ を行って、各要素データＣ８＋ ’１＋ ’２．・・・
・・・をベクトル・レジスタ７にライトする。
タ７から所望する要素データα。、Ｃ１，Ｃ２・・・・
・・・・・と要素データ”Ｏｓ ｂｌｍ ｂ！・・・・
・・とを読出しては演算器９や１０によって演算 ｃｏ＝α。＊ｂ０ Ｃ１；α、＊ｂ１ Ｃ２２“２＊ｂ２ を行って、各要素データＣ８＋ ’１＋ ’２．・・・
・・・をベクトル・レジスタ７にライトする。
図示実施例の場合、ベクトル・レジスタ７は。
２５６個、のベクトル・、レジスタ単位で構成されてお
り、各ベクトル・レジスタ単位内（＝は１要素８バイト
の要素データが３２個格納可能に構成されている。そし
て９例えばベクトルＡ（＝属するエレメント・データα
。、町、Ｃ２・・・・・・が例えばレジスタ・ナンバ＃
０をもつレジスタ単位内に％要素番号と対応づけて最大
３２個分格納され、必要に応じて他のレジスタ・ナンバ
＃ｉをもつレジスタ単位内に格納され・・・・・・・・
・・・・・・・・・・いる。ベクトルＢやベクトルＣに
ついても同様である。
り、各ベクトル・レジスタ単位内（＝は１要素８バイト
の要素データが３２個格納可能に構成されている。そし
て９例えばベクトルＡ（＝属するエレメント・データα
。、町、Ｃ２・・・・・・が例えばレジスタ・ナンバ＃
０をもつレジスタ単位内に％要素番号と対応づけて最大
３２個分格納され、必要に応じて他のレジスタ・ナンバ
＃ｉをもつレジスタ単位内に格納され・・・・・・・・
・・・・・・・・・・いる。ベクトルＢやベクトルＣに
ついても同様である。
命令制御部６においては９例えば。
ＯＰ、 Ｒ１，Ｒ，、Ｒ３
の如き形で命令が与えられ、レジスタ・ナンバ指示部Ｒ
２で指示されるレジスタ・ナンバ例えば＃に中の要素デ
ータと、同じく指示部Ｒ５で指示されるレジスタ・ナン
バ例えば＃ｌ中の要素データとを演算し、同じく指示部
Ｒ１で指示されるレジスタ・ナンバ例えば＃ｍ中に演算
結果の要素データをライトするよう、各部（二対して指
示を発する。
２で指示されるレジスタ・ナンバ例えば＃に中の要素デ
ータと、同じく指示部Ｒ５で指示されるレジスタ・ナン
バ例えば＃ｌ中の要素データとを演算し、同じく指示部
Ｒ１で指示されるレジスタ・ナンバ例えば＃ｍ中に演算
結果の要素データをライトするよう、各部（二対して指
示を発する。
本発明の場合、上述の「技術の背景と問題点」の項に述
べた如く、マルチプにグラミング処理を考慮して２例え
ばプログラムＡ月データ、プログラムＢ月データ、・・
・・・・・・・の如く、並行して処理が行われる可能性
のあるベクトル・データを、ベクトル・レジスタ７上に
一緒にロードしておくことが可能なように、ベクトル・
レジスタ７のベクトル・レジスタ・ナンバを増大せしめ
ておくようにしている。そして、仮にプログラム人につ
いての処理が中断した場合（＝も、主記憶装置１との間
でのセーブやりストアを行うことなく、プログラムＢに
ついての処理に移行できるよう（ニされ−る。この場合
、プログラムＡ（二おける命令によって指示されるレジ
スタ・ナンバと、プログラムＢにおける命令によって指
示されるレジスタ・ナンバとが同じナンバとなることが
あり、このための対策として１本発明においては、レジ
スタ・ナンバ修飾部をもうけて、夫々のプログラム毎（
＝異なるベクトル・レジスタ単位をアクセスするように
している。
べた如く、マルチプにグラミング処理を考慮して２例え
ばプログラムＡ月データ、プログラムＢ月データ、・・
・・・・・・・の如く、並行して処理が行われる可能性
のあるベクトル・データを、ベクトル・レジスタ７上に
一緒にロードしておくことが可能なように、ベクトル・
レジスタ７のベクトル・レジスタ・ナンバを増大せしめ
ておくようにしている。そして、仮にプログラム人につ
いての処理が中断した場合（＝も、主記憶装置１との間
でのセーブやりストアを行うことなく、プログラムＢに
ついての処理に移行できるよう（ニされ−る。この場合
、プログラムＡ（二おける命令によって指示されるレジ
スタ・ナンバと、プログラムＢにおける命令によって指
示されるレジスタ・ナンバとが同じナンバとなることが
あり、このための対策として１本発明においては、レジ
スタ・ナンバ修飾部をもうけて、夫々のプログラム毎（
＝異なるベクトル・レジスタ単位をアクセスするように
している。
第２図は本発明の要部を表わす命令制御部における一実
施例構成を示す。図中の符号３，６，７゜８は第１図（
二対応し、１１は命令レジスタ、１２は命令発信制御回
路、１３はベクトル・ベース・レジスタ（修飾用レジス
タ）、１４はレジスタ・ナンバ修飾部を表わしている０ 命令レジスタ１１（ニセットされる命令中のレジスタ・
ナンバ指示部Ｒ１などは９例えば８ビツトで指示される
。そして例えば上位２ビツトは２５６個のベクトル・レ
ジスタ単位を４分割した群を指示するが、命令中のレジ
スタ・ナンバ指示部Ｒ１などにおいては、当該上位２ビ
ツトは例えば［０、０４として与えられる。一方ベクト
ル・ベース・レジスタ１３上には例えば８ビツト分のデ
ータ格納域が用意され、現にどのプログラムが走行して
いるか（二対応して、上位２ビット分が当該プログラム
に対応した値とされ残余は「０．０．０．０． Ｏ，Ｏ
Ｊとした値が記入されている。そして、レジスタ・ナン
バ修飾部１４においては、（１）命令レジスタ１１にセ
ットされた命令の０２部の内容がそのまま修飾部１４に
おける０２部としてセットされ。
施例構成を示す。図中の符号３，６，７゜８は第１図（
二対応し、１１は命令レジスタ、１２は命令発信制御回
路、１３はベクトル・ベース・レジスタ（修飾用レジス
タ）、１４はレジスタ・ナンバ修飾部を表わしている０ 命令レジスタ１１（ニセットされる命令中のレジスタ・
ナンバ指示部Ｒ１などは９例えば８ビツトで指示される
。そして例えば上位２ビツトは２５６個のベクトル・レ
ジスタ単位を４分割した群を指示するが、命令中のレジ
スタ・ナンバ指示部Ｒ１などにおいては、当該上位２ビ
ツトは例えば［０、０４として与えられる。一方ベクト
ル・ベース・レジスタ１３上には例えば８ビツト分のデ
ータ格納域が用意され、現にどのプログラムが走行して
いるか（二対応して、上位２ビット分が当該プログラム
に対応した値とされ残余は「０．０．０．０． Ｏ，Ｏ
Ｊとした値が記入されている。そして、レジスタ・ナン
バ修飾部１４においては、（１）命令レジスタ１１にセ
ットされた命令の０２部の内容がそのまま修飾部１４に
おける０２部としてセットされ。
（ｔｌ） 命令レジスタ１１にセットされた命令中のレ
ジスタ・ナンバ指示部Ｒ１などにおける値例えばｒ ｏ
ｏ＊＊＊＊＊＊Ｊと、ベクトル・ベース・レジスタ１
３の内容「ｘｘｏ ０００００ ｊとがマージされて、
ｒＸＸ＊＊＊＊＊＊ｊとなり、ベクトル・レジスタ７に
対するアクセス・アドレスとされる。
ジスタ・ナンバ指示部Ｒ１などにおける値例えばｒ ｏ
ｏ＊＊＊＊＊＊Ｊと、ベクトル・ベース・レジスタ１
３の内容「ｘｘｏ ０００００ ｊとがマージされて、
ｒＸＸ＊＊＊＊＊＊ｊとなり、ベクトル・レジスタ７に
対するアクセス・アドレスとされる。
命令発信側一部１２は、現にいずれのプログラムが走行
するかに応じて、ベース・レジスタ１３の上位２ビツト
な曹替えると共に、命令レジスタ１１の内容を修飾部１
４に転記する。
するかに応じて、ベース・レジスタ１３の上位２ビツト
な曹替えると共に、命令レジスタ１１の内容を修飾部１
４に転記する。
このようにすることによって、各プログラムに対応して
、夫々異なるベクトル・レジスタ単位の群を利用するこ
とが可能となる。このために９例えば、プログラムＡの
処理に中断が生じてプログラムＢの処理を実行する状態
となった場合にも、主記憶装置との間でセーブ、リスト
アを行う必要がなく、ベース・レジスタ７が存在する利
点をそめまま享受できる。
、夫々異なるベクトル・レジスタ単位の群を利用するこ
とが可能となる。このために９例えば、プログラムＡの
処理に中断が生じてプログラムＢの処理を実行する状態
となった場合にも、主記憶装置との間でセーブ、リスト
アを行う必要がなく、ベース・レジスタ７が存在する利
点をそめまま享受できる。
なお、第２図における修飾部１４において。
００＊＊＊＊＊＊
マージ） ｘｘｏｏｏｏｏｏ
ｘ Ｘ＊＊＊＊＊＊
なる処理を行うことしたが、命令レジスタ１１にセット
された命令中のレジスタ・ナンバ指示部Ｒ１などの内容
と、ベース・レジスタ１３の内容とを例えば２進加算し
て ＊＊＊＊＊＊＊＊ ＋） ｘ ｘ ｘ ｘ ｘ ｘ ｘ ｘ○○○Ｑ○○
○○ の如く新しいアドレスを与えるようにしてもよい。
された命令中のレジスタ・ナンバ指示部Ｒ１などの内容
と、ベース・レジスタ１３の内容とを例えば２進加算し
て ＊＊＊＊＊＊＊＊ ＋） ｘ ｘ ｘ ｘ ｘ ｘ ｘ ｘ○○○Ｑ○○
○○ の如く新しいアドレスを与えるようにしてもよい。
■ 発明の詳細
な説明した如く９本発明によれば、ベクトル・データ処
理装置において、ベクトル・レジスタの利点を享受しつ
つマルチプログラミング処理を取入れることが可能とな
る。
理装置において、ベクトル・レジスタの利点を享受しつ
つマルチプログラミング処理を取入れることが可能とな
る。
第１図は本発明の一実施・例構成、第２図は本発明の要
部を表わす命令制御部における一実施例構成を示す。 図中、１は主記憶装置、２は主記憶制御装置。 ３は記憶制御部、４はロード処理部、５はストア処理部
、６は命令制御部、７は′ベクトル・レジスタ、８は演
算処理部、１１は命令レジスタ、１２は命令発信制御回
路、１３はベクトル・ベース・レジスタ、１４はレジス
タ・ナンバ修飾部を表わす。 特許出願人富士通株式会社 代理人弁理士 森 １） 寛 （外１名）ｆｚ図
部を表わす命令制御部における一実施例構成を示す。 図中、１は主記憶装置、２は主記憶制御装置。 ３は記憶制御部、４はロード処理部、５はストア処理部
、６は命令制御部、７は′ベクトル・レジスタ、８は演
算処理部、１１は命令レジスタ、１２は命令発信制御回
路、１３はベクトル・ベース・レジスタ、１４はレジス
タ・ナンバ修飾部を表わす。 特許出願人富士通株式会社 代理人弁理士 森 １） 寛 （外１名）ｆｚ図
Claims (1)
- 複数の要素データにて構成されるベクトル・データを格
納する複数のベクトル・レジスタをツナえ、主記憶装置
からのデータを上記ベクトル・レジスタ上にフェッチし
ておいて処理を実行するベクトル・データ処理装置にお
いて、命令によって指定されるオペランド・レジスタ・
ナンバ修飾部るデータを書替え可能に保持する修飾用レ
ジスタをもうけると共に、命令によって現に指示されて
いるオペ′ランド・レジスタ・ナンバを上記修飾用レジ
スタの内容によって修飾するレジスタ・ナンバ修飾部を
もうけ、並行処理が行われる可能性のあるベクトル・デ
ータを複数種類分、上記ベクトル・レジスタ上にフェッ
チしておいて処理を実行し、必要（二応じて上記修飾用
レジスタの内容をモッてアクセスすべきレジスタ・ナン
バを切替えるようにしたことを特徴とするベクトル・デ
ータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4927683A JPS59173876A (ja) | 1983-03-24 | 1983-03-24 | ベクトル・デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4927683A JPS59173876A (ja) | 1983-03-24 | 1983-03-24 | ベクトル・デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59173876A true JPS59173876A (ja) | 1984-10-02 |
Family
ID=12826323
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4927683A Pending JPS59173876A (ja) | 1983-03-24 | 1983-03-24 | ベクトル・デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59173876A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4761753A (en) * | 1983-09-28 | 1988-08-02 | Nec Corporation | Vector processing apparatus |
| JPH01316870A (ja) * | 1988-06-17 | 1989-12-21 | Fujitsu Ltd | ベクトルレジスタ分割制御方式 |
-
1983
- 1983-03-24 JP JP4927683A patent/JPS59173876A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4761753A (en) * | 1983-09-28 | 1988-08-02 | Nec Corporation | Vector processing apparatus |
| JPH01316870A (ja) * | 1988-06-17 | 1989-12-21 | Fujitsu Ltd | ベクトルレジスタ分割制御方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6217252B2 (ja) | ||
| US4731736A (en) | Method and apparatus for coordinating execution of an instruction by a selected coprocessor | |
| US5021991A (en) | Coprocessor instruction format | |
| EP0525831B1 (en) | Method and apparatus for enabling a processor to coordinate with a coprocessor in the execution of an instruction which is in the intruction stream of the processor. | |
| US4821231A (en) | Method and apparatus for selectively evaluating an effective address for a coprocessor | |
| JPS59173876A (ja) | ベクトル・デ−タ処理装置 | |
| JPS58225443A (ja) | 高速デ−タ処理装置 | |
| US4758978A (en) | Method and apparatus for selectively evaluating an effective address for a coprocessor | |
| JPS61184643A (ja) | 仮想計算機の起動制御方式 | |
| JPH0377137A (ja) | 情報処理装置 | |
| JPS61173345A (ja) | 計算機システム | |
| JPS607295B2 (ja) | デ−タ処理装置 | |
| JPS58200349A (ja) | マイクロプログラム制御装置 | |
| JP2883488B2 (ja) | 命令処理装置 | |
| JPH0340139A (ja) | マルチタスクシステムにおけるコンテキスト切換方法 | |
| JP2883489B2 (ja) | 命令処理装置 | |
| JPS5995646A (ja) | 演算制御装置 | |
| JPH0279122A (ja) | 浮動小数点演算機構 | |
| JPH0198023A (ja) | 条件付きサブルーチン呼出し方式 | |
| JPS61143850A (ja) | 処理装置 | |
| JPS61184644A (ja) | 仮想計算機システム制御方式 | |
| JPS62186333A (ja) | マイクロプログラム制御方式 | |
| JPH04167146A (ja) | 情報処理装置のアドレストレース方式 | |
| JPS63223923A (ja) | プログラムカウンタ回路 | |
| JPS5971542A (ja) | 演算処理装置 |