JPH06103494B2

JPH06103494B2 - ベクトル処理装置の制御方式

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Publication number: JPH06103494B2
Application number: JP61274398A
Authority: JP
Inventors: 忠章磯部; 敏子磯部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-11-18
Filing date: 1986-11-18
Publication date: 1994-12-14
Anticipated expiration: 2009-12-14
Also published as: JPS63127368A; EP0268264A3; DE3789490T2; US5060148A; DE3789490D1; EP0268264B1; EP0268264A2

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、複数のパイプライン処理機構から成るベクト
ル処理装置の制御方式に係り、詳しくは、該パイプライ
ン処理機構で処理するベクトル命令間の同期化または逐
次化を高速に処理するのに好適な制御方式に関する。

〔従来の技術〕

複数のパイプライン処理機構からなるベクトル処理装置
においては、主記憶参照の順序性を保証するため、各パ
イプライン処理機構で処理するベクトル命令間の同期化
または逐次化（以下、逐次化と称す）が必要である。こ
れは、特に複数個の主記憶参照命令が同時に実行可能で
あるような場合において、先行するアクセス命令が終了
するのを待って後続のアクセス命令を実行させる場合に
必要となる。

従来、これを実現する手法としては、例えば特開昭59−
125472号公報に記載のように、パイプラインの各処理段
階にPOSTフラグを用意し、POST命令（逐次化命令）の実
行時に、アクセス命令を実行中の処理段階に対応したPO
STフラグをセットし、処理の移行とゝもに該POSTフラグ
を遷移させる方式がある。また、逐次化の別の手法とし
ては、例えば、「HITAC S−810処理装置」の第60頁に記
載されているように、主記憶アクセス命令だでに的を絞
ったVWAC命令を用意し、当該VWAC命令に先行する命令の
すべての主記憶参照が終了するまで本命令の実行を継続
し、かつ、後続する命令の実行を開始させない方式があ
る。

〔発明が解決しようとする問題点〕

従来技術は、逐次化の実現にあたり、先行する命令がパ
イプライン処理機構での処理を完全に終了した段階で、
逐次化命令以降の後続命令をパイプライン処理機構に投
入するという考えに立っている。

ところが、実際に命令間の逐次化が必要なのは、アクセ
ス命令で考えると、主記憶装置へのアクセスの段階であ
り、それ以前のパイプライン・ステージでは逐次化とは
無関係に該命令の処理を実行することが可能である。つ
まり、パイプライン処理機構において、先行する命令が
完全に終了した段階で後続命令をパイプライン処理機構
に投入する従来方式では、逐次化とは無関係なステージ
分の無駄な空時間が発生してしまうことになる。

更に、VWAC命令のようにアクセス命令に絞った逐次化命
令においても、VWAC命令がアクセス命令処理用パイプラ
インが動作中の為に受付けられない場合には、VWAC命令
の構造が演算命令などであっても該命令用のパイプライ
ン処理機構を投入できず、過剰に後続命令を止めてしま
い、これが性能低下を招くことになる。

本発明の目的は、主記憶参照の順序性を保証するための
逐次化命令の処理過程において、逐次化を必要とする複
数命令間の実行に無駄な空時間を発生させず、且つ、逐
次化命令以降の逐次化に無関係な命令の実行を過剰に抑
止することを排した複数パイプライン処理機構を具備す
るベクトル処理装置の逐次化制御方式を提供することに
ある。

〔問題点を解決するための手段〕

本発明は、逐次化命令を通常のベクトル命令の一要素と
見做し、逐次化を行おうとするすべてのパイプライン処
理機構に流し込み、各パイプライン処理機構の特定のス
テージで該逐次化命令用の要素を検出した時点でパイプ
ラインを停止させ、逐次化の必要なすべてのパイプライ
ン処理機構で該逐次化用要素を検出した段階で、各パイ
プライン処理機構の停止を解除するベクトル命令実行制
御機構を設ける。更に、該パイプライン処理機構に、現
在処理中の命令のレジスタに加え、実行中に発行させる
逐次化命令を受付る為の専用バッファを設ける。

〔作用〕

ベクトル命令実行制御機構は、逐次化命令を一つのベク
トル要素としてパイプライン処理機構に流し込み、該パ
イプライン処理機構に於いては、特定のステージで該要
素を検出すると、パイプラインの動作を停止させる。再
開は、逐次化が必要な複数のすべてのパイプラインの特
定ステージで該要素を検出した時点で行われる。つま
り、逐次化を必要とするパイプライン処理機構間の同一
ステージで逐次化命令要素を検出した時点である。これ
により、逐次化命令以前に発行された命令に対応するベ
クトル要素は該特定ステージを通過しており、逐次化命
令以降の命令に対応するベクトル要素は特定ステージ以
前に存在するということを保証することが可能になる。
更に、ベクトル命令実行制御機構は、逐次化命令用要素
をパイプラインに流し込んだ時点で逐次化の処理を終了
することができ、逐次化命令以前の命令の処理の終了を
待つことなく、後続命令の処理が可能である。更に、パ
イプライン処理機構中の特定のステージで同期化要素を
検出する為、パイプライン処理機構における逐次化の為
の無駄な空時間の派生を抑えることができる。

また、各パイプライン処理機構に逐次化命令用のバッフ
ァを設けることにより、各パイプライン処理機構に、現
在実行中の命令がある場合に於いても逐次化命令の発行
が可能である。該バッファに取込まれた逐次化命令は、
該パイプラインで実行中の命令が終了した時点で直ちに
実行（パイプラインへの流し込み）される。

以上により、逐次化命令を投入すべきパイプライン処理
機構が先行命令を実行中であっても、それとは無関係に
逐次化命令の発行が可能であり、逐次化命令に無関係な
後続命令を過剰に待たせることなく、各パイプライン処
理機構に対して発行可能となる。

〔実施例〕

以下、本発明の一実施例について図面により説明する。

第２図に本発明を採用したベクトル処理装置の全体構成
を示す。第２図中、１はスカラ処理ユニット、２はベク
トル命令実行制御装置、３ないし４はアクセス命令処理
装置、５ないし６は演算装置、７はベクトルレジスタ、
８は主記憶制御装置、９は主記憶装置を示す。こゝで、
3,4,5,6はパイプライン処理機構により構成される。

通常の中央処理装置であるスカラ処理ユニット１から送
られたベクトル命令は、ベクトル命令実行制御装置２に
よって解読され、３〜６中の対応する空きのパイプライ
ン処理機構は起動される。アクセス命令処理装置３ない
し４は、ベクトルレジスタ７と主記憶装置９との間のデ
ータ転送を制御するものであり、ベクトルレジスタ７
は、複数のベクトルデータを格納するものである。主記
憶制御装置８は、アクセス命令処理装置3,4からのアク
セス要求を受付け、アクセス要求に従って主記憶装置９
をアクセスする。

第１図は本発明によるアクセス命令処理装置3,4の構成
例を示したものである。アクセス命令処理装置3,4内
は、アドレス計算ステージ、アドレス変換ステー
ジ、例外検出ステージ、リクエスト送出ステージの
４つのステージに分割されるとする。以下ではアクセス
命令処理装置３について述べるが、アクセス命令処理装
置４も同様である。

第１図において、30aはベクトル命令実行制御装置２か
ら送られたアクセス命令のアドレスの基底値を保持する
ベースアドレスレジスタVBRであり、30bは各ベクトル要
素のアドレスを求める為の増分値を保持するインクリメ
ントアドレスレジスタVIRである。アクセス命令に対応
するベクトル要素のアドレスは、先頭要素をVBR30aとVI
R30bとの加算で求め、これをアドレスレジスタ35aにセ
ットし、２番目以降のアドレスは、アドレスレジスタ35
aとVIR30bの加算によって順次生成する。36はレジスタ3
5aに求めたアドレスの論理アドレスを実アドレスに変換
するアドレス変換機構である。本機構は論理アドレスと
実アドレスの対よりなる変換テーブル等のハードウェア
で実現する。37aはアドレス変換後の実アドレス用レジ
スタであり、38は変換されたアドレスのアドレシッング
例外、記憶保護例外を検出する例外検出機構である。39
は例外検出以降のアドレスを保持するレジスタであり、
且つ、主記憶装置９に対する他のアクセス要求制御装置
のリクエストとの競合によるリクエスト処理の乱れを吸
収する為のリクエストバッファである。34はアクセス要
求送出制御回路であり、リクエストバッファ39に存在す
るリクエストを主記憶制御装置８に送出する制御を司
り、更にリクエストバッファ39の出口で逐次化命令要素
を検出すると、同期制御回路10に通知するとゝもに、そ
れ以降の主記憶制御装置８へのリクエストの送出を停止
する。

同期制御回路10は、アクセス命令処理装置３のアクセス
送出制御回路34とアクセス命令処理装置４のアクセス送
出制御回路44の両回路から逐次化命令要素を検出した旨
の通知を受けると、両回路34,44に対してリクエストの
送出の再開を指示するものである。

33はアクセス命令制御回路であり、ベクトル命令実行制
御装置２から送られた命令を保持し、アクセス命令処理
装置内のアクセス要求の処理状況を判断し、アドレス加
算器32に対する計算指示330とゝもにアクセス要求の生
成を制御する。31は逐次化命令用バッファであり、アク
セス命令制御回路33がベクトル命令を実行中の場合に
も、ベクトル命令実行制御装置２は、逐次化命令を発行
可能とする為の命令受付用のバッファである。35b,37b
は、各々35a,37aのアドレスレジスタに対応するアクセ
ス要求の種類を示すコード用のレジスタである。

第３図はアクセス命令制御回路33と逐次化命令用バッフ
ァ31の詳細を示したものである。ベクトル命令実行制御
装置２の命令起動管理回路21から送られた起動信号210
はアクセス命令制御回路33が処理中でなければ、アンド
ゲート55、オアゲート56を介してアクセス命令の処理中
を示すビジーラッチ60をセットする。これに伴ない、起
動信号210に付随するアクセス要求の種類を示すコー
ド、ベクトル長を各々58,59のレジスタにセットする。
ベクトル長レジスタ59の値は、送出したアクセス要求33
0の数を＋１回路61を通してカウントするカウンタ62の
値と比較回路63で比較される。両者の値が一致すると、
即ち、指定されたベクトル長分のアクセス要求を送出す
ると、ベクトル命令実行制御装置２に対して命令処理終
了通知信号332を送出するとゝもに、ビジーラッチ60の
リセットおよび実行ベクトル長レジスタ62の値を“0"に
初期化する。

一方、アクセス要求330は、アクセス命令処理装置内の
アクセス要求の処理状況を判断しながら送出しなければ
ならない。つまり、アクセス命令処理装置３の最終処理
ステージにあるリクエストバッファ39がオーバフローす
ることのない様に、発行リクエストの数と、主記憶制御
装置８に対して送出したアクセス要求の数によって監視
する。バッファカウンタ65の値は、最初“0"にリセット
されており、アクセス要求330を送出すると、加算器64
によってカウント値を＋１し、バッファカウンタ65にセ
ットする。このバッファカウンタ65の値と、リクエスト
バッファ39の数（本実施例では４個）との比較を比較回
路66で行い、一致すると、67の反転ゲートを通して、ア
ンドゲート68に於てアクセス要求330の送出を抑止す
る。また、アクセス要求を主記憶制御装置に対して１個
送出したことを示す信号340をアクセス要求送出制御回
路34から受けると、加算器64に於いてアクセス要求数が
１個減じられる。

また、ビジーラッチ60がセットされている状態、つまり
アクセス命令を処理している間に、逐次化命令が発行さ
れると、起動信号はアンドゲート50を通してレジスタ52
にセットされ、これと同時に、逐次化命令のコードがレ
ジスタ51にセットされる。先行するアクセス命令の処理
が終了してビジーラッチ60がリセットされると、反転ゲ
ート53を通して、アンドゲート54に於ける条件を成立さ
せ、オアゲート56を通して再びビジーラッチ60をセット
する。これと同時に、コードレジスタ51の内容は、セレ
クタ57で選択され、コードレジスタ58にセットされる。
尚、逐次化命令に伴なうベクトル長としては、“1"がレ
ジスタ59にセットされる。また、レジスタ52から逐次化
命令を取り出すと同時に、該レジスタは反転ゲート53の
出力信号によってリセットされる。

第４図はアクセス要求送出制御回路34と同期制御回路10
の詳細およびアクセス要求送出制御回路44の一部を示し
たものである。アクセス命令処理装置３内のステージ
から送られたアクセス要求343について、これに伴なう
コード、アドレス、データ等をリクエストバッファ39に
セットする。この時、セットされるバッファ位置はイン
ポインタレジスタ81の値をデコーダ88でデコードした信
号によって指示され、該インポインタの値は、アクセス
要求343が送られてくる毎に加算器80に於て＋１され
る。尚、インポイント81は“0"〜“3"の値をとり、“3"
の次は“0"にラップラウンドされる。バッファ39にセッ
トされたアクセス要求は、アウトポインタレジスタ83の
値をデコーダ89でデコードした信号によって示されるバ
ッファ位置から、セレクタ90を通して取出される。バッ
ファ39から取出されたアクセス要求は、逐次化命令要素
でなければ、アンドゲート86を介して主記憶制御装置８
に対してアクセス要求341として送出される。これと同
時に、アクセス要求に伴なうコード、アドレス、データ
342を主記憶制御装置８に送出する。送出されたアクセ
ス要求341は、主記憶装置の状態や他のアクセス要求と
の競合により、必ずじも直ちに主記憶制御装置８に受付
けられるとは限らない。主記憶制御装置８の優先順位決
定回路に於てプライオリティがとられると、その旨を通
知するアクセプト信号343が返送される。このアクセプ
ト信号を受取ると、アウトポインタ83の値を加算器82に
於て“＋1"するとゝもに、アクセス命令制御回路33に対
して、アクセス要求が一つ処理されたことを通知する信
号340を送出する。尚、アウトポインタ83の値はインポ
インタ81と同様に“0"〜“3"の値をとる。

一方、リクエストバッファ39から取出したアクセス要求
のコードをデコーダ84でデコードした結果、該要求が、
逐次化命令用要素であることを検出すると、反転ゲート
85を介して、アンドゲート86からのアクセス要求送出を
抑止する。これで、アクセス命令処理装置３からのアク
セス要求の送出は停止する。逐次化命令要素を検出した
ことを示す信号は同期制御回路10にも送られ、アンドゲ
ート99に入力される。アクセス要求送出制御回路44内の
デコーダ95に於ても、逐次化命令要素が検出されるまで
は、アクセス要求330の選出は停止させられる。その
後、デコーダ95に於て該要素が検出されると、それを示
す信号が同期制御回路10に送られ、アンドゲード99の条
件が成立し、オアゲート87を介してアウトポインタレジ
スタ83の更新およびアクセス要求の処理が一つ終了した
ことを示す信号340が送出される。これにより、停止し
ていたアクセス命令処理装置３からのアクセス要求の送
出が再開される。これは、アクセス命令処理装置４につ
いても同様である。

以上が、第１図のアクセス命令処理装置の構成および動
作概要であるが、次に一つのベクトル命令列を挙げてア
クセス命令処理装置に於ける処理の流れを説明する。

第５図は、本説明で用いるベクトル命令列と、アクセス
命令処理装置内の各ステージ〜に於けるベクトル命
令の各要素の処理状態を時間の経過に従って示したもの
である。ステージは４個の先入先出バッファ構造を示
している。

ベクトル命令列に於て、VST命令は、ベクトルレジスタ
“VR0"のデータを主記憶上の“A"という領域に書込む命
令であり、VWAC命令は、本命令前後の命令の逐次化を行
う命令であり、VL命令は、主記憶上の“B"または“C"と
いう領域のデータを、ベクトルレジスタの“VR1"または
“VR2"に取り込む命令である。こゝで、VST,VLの各命令
のベクトル長は８（要素番号は１〜８）とする。また、
処理状態を示す図に於て、枠内の○印内番号は各命令で
処理する要素の番号を示しており、枠内の各ニモニック
と命令の対応は、以下に示す通りである。

ベクトル命令実行制御装置２では、まず、最初の命令
「VST A,VRO」が命令レジスタ20にセットされると、こ
れを命令起動管理回路21がデコードし、状態管理回路22
内の状態情報に基づき、アクセス命令処理装置３に該命
令を発行する。次の命令「VWAC」が命令レジスタ20にセ
ットされてデコードされると、命令起動管理回路21はア
クセス命令処理装置３および４の両装置に該「VWAC」命
令を発行する。この時、アクセス命令処理装置３は、先
行する「VSTA,VRO」命令を実行中である。この為、「VW
AC」命令は逐次化命令用バッファ31にセットされる。こ
の「VWAC」命令は、先行命令のアクセス要求の生成が終
了した時点で、バッファ31からアクセス命令制御回路33
に移され処理される。更に次の命令「VL B,VR1」をベク
トル命令実行制御装置２の命令起動管理回路21がデコー
ドすると、該命令起動管理回路21は、アクセス命令処理
装置４内のアクセス命令制御回路43に於ける「VWAC」命
令の処理の終了を待って、アクセス命令処理装置４に該
命令を発行する。また、次の「VL C,VR2」命令をデコー
ドした命令起動管理回路21は、二つのアクセス命令処理
装置3,4がともに通常命令の受付けが不可能な状態であ
る為に、該ベクトル命令の発行は保留される。

第５図の（ｉ）に示す状態は、以上の３命令が発行さ
れ、３のアクセス命令処理装置Ｉに於ては「VWAC」命令
要素が、第ステージに存在する状態を示すものであ
る。この時間ｔ＝ｎとする。なお、この時点で、アクセ
ス命令処理装置Ｉは、次のアクセス命令の受付けが可能
となり、ベクトル命令実行制御装置２の命令起動管理回
路21は、保留していた「VL C,VR2」命令を該アクセス命
令処理装置Ｉに発行する。

第５図の（ii）は、（ｉ）から２マシンサイクル経過後
の状態を示したものである。４のアクセス命令処理装置
IIでは、アクセス要求バッファ44の出口に「VWAC」命令
要素が存在する為、アクセス要求の送出は停止されてお
り、アクセス要求がバッファ内に溜まることになる。当
然、アクセス命令制御回路43からは４個を越えてアクセ
ス要求が送出されることはない為、「VL B,VR1」命令の
４番目の要素に対応するアクセス要求は生成されておら
ず、ステージ，は空状態になっている。

第５図の（iii）は、（ii）から１マシンサイクル経過
後の状態を示したものである。アクセス命令処理装置I,
IIともに、アクセス要求用バッファの出口に「VWAC」命
令要素が存在する。これを、同期制御回路10が検出し、
両アクセス制御回路34,44のアウトポインタを一つずつ
進める。

第５図の（iv）は、（iii）から１マシンサイクル経過
した後の状態を示すものであり、「VWAC」命令要素が同
時に両アクセス要求用バッファ39,49から取り出され、
該逐次化命令以降のアクセス命令に対応するアクセス要
求要素が送出される。

以上の様にして、「VWAC」命令以前に発行された命令の
全要素が送出されるまで、「VWAC」命命要素によって、
「VWAC」命令以降のアクセス命令のアクセス要求の送出
は抑止され、「VWAC」命令による逐次化命令が実現され
る。

〔発明の効果〕本発明によれば、複数のパイプライン処理機構を具備す
るベクトル処理装置において、逐次化（同期化）命令以
前の命令の処理を待たずに逐次化（同期化）命令以降の
命令の発行が可能であり、パイプライン処理機構内に無
駄な空ステージを作ることなく逐次化（同期化）命令を
処理することができる。また、逐次化（同期化）命令を
発行しようとするパイプライン処理機構が先行する命令
を実行中である場合にも、該逐次化（同期化）命令専用
のバッファを設けることにより該命令を受付けることが
可能であり、逐次化（同期化）命令に続く命令の発行が
可能となり、逐次化（同期化）命令の発行に於ける後続
命令の発行含めた無駄な待時間の発生を抑えることがで
きる。

【図面の簡単な説明】

第１図は本発明によるアクセス命令処理装置の一実施例
を示す図、第２図はベクトル処理装置の構成例を示す
図、第３図は第１図のアクセス命令制御回路と逐次化命
令バッファの構成例を示す図、第４図は第１図のアクセ
ス要求送出制御回路と同期制御回路の構成例を示す図、
第５図は本実施例に於ける動作を説明する為のベクトル
命令列とアクセス命令処理装置内の各命令の処理状態を
示す図である。 3,4…アクセス命令処理装置、 33,43…アクセス命令制御回路、 31,41…逐次化命令用バッファ、 34,44…アクセス要求送出制御回路、 10…同期制御回路。

Claims

【特許請求の範囲】

【請求項１】複数要素を連続的に処理するパイプライン
処理機構を複数個具備し、各パイプライン処理機構に個
別のベクトル命令を割当てて処理するベクトル処理装置
において、各パイプライン処理機構に割当てられたベクトル命令間
の実行順序を制御する同期制御用命令を解読すると、同
期をとるべき複数個のパイプライン処理機構に対し、同
期用要素を通常命令の処理要素と同様に入力する手段
と、各パイプライン処理機構で、パイプラインのある特定の
ステージで前記同期用要素を検出すると、当該パイプラ
インの処理を停止させる手段と、前記同期用要素を入力したすべてのパイプライン処理機
構において、前記特定のステージで同期用要素がそろっ
たことを検出すると、各パイプライン処理機構のパイプ
ライン処理を再開せしめる手段と、を設けたことを特徴とするベクトル処理装置の制御方
式。
【請求項２】各パイプライン処理機構は、当該パイプラ
イン処理機構が先行して割当てられたベクトル命令を実
行中でベクトル命令実行制御機構からの同期用要素を取
り込める状態にない場合、該同期用要素を一時的に保持
しておくバッファを備えていることを特徴とする特許請
求の範囲第１項記載のベクトル処理装置の制御方式。