JPH04182831A - 情報処理装置及び情報処理方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、命令を順次実行する複数の命令プロセッサか
ら構成される情報処理装置に係わり、特に、複数の命令
プロセッサ間で同期を取るための命令を高速に処理する
ために好適な情報処理装置に関する。

〔従来の技術〕

複数の命令プロセッサから構成される情報処理、装置に
おいては、複数の命令プロセッサ間で同期を取るための
機構が必要となる。この機構を実現するために、例えば
、Ｔ　Ｓ　（Ｔｅｓｔ　ａｎｄ　５ｅｔ）命令やＣＳ　
（Ｃｏｍｐａｒｅ　ａｎｄ　Ｓｗａｐ）命令が用意され
ている。これらの命令においては、ストレージへの更新
参照を不可分の操作として実現する必要がある。

このため、参照を行うストレージ領域に対して、読み出
しから書き込みまでの間口ツクを行う。このようなロッ
クは複数の命令プロセッサ間で共有されるストレージ（
主記憶やワーク記憶）上でシリアライゼーション動作を
伴って行われるので、長い処理時間を必要とする。シリ
アライゼーション動作の高速化を図った装置として、特
開平０１−１１９８４９号に開示された多重プロセッサ
システムがある。

〔発明が解決しようとする課題〕

ＴＳ命令やＣ８命令においては、ストレージの参照に対
してロックが行われるので、通常の命令のストレージ参
照に比較して、非常に長い参照時間を必要とする。一般
に、通常の命令のストレージ参照は、所望のオペランド
がバッファ記憶内にある場合、１マシンサイクルで完了
するように設計される。しかし、ＴＳ命令やＣ８命令の
ストレージ参照は、ロックを行うために１０マシンサイ
クル以上の時間を必要とすることがある。上記従来の装
置においては、ロック操作を行うストレージ側について
高速化を図っている。しかし、一方で、ロック操作を要
求する命令プロセッサ側についても高速化を図る余地が
ある。

本発明の目的は、ロックを行うような長い参照時間を必
要とするストレージ参照が必要な命令の処理をより高速
に行うことが可能な情報処理装置を提供することにある
。

〔課題を解決するための手段〕

上記の目的は、命令が指定するオペランドを保持するス
トレージと、命令が指定した演算を実行して、必要なら
ばオペランドの読み出しを該ストレージに対して起動し
、読み出されたオペランドの取り込みを行う演算実行手
段と、命令の解読を演算の実行に先立って行い、必要な
らば前もってオペランドの読み出しを該ストレージに対
して起動し、読み出されたオペランドを該演算実行手段
に設定して演算の実行を開始する命令制御手段とを有す
ることによって達成される。

〔作用〕

該命令制御手段は命令の解読を演算の実行に先立って行
い、通常の命令を解読した場合には、必要ならば前もっ
てオペランドの読み出しを該ストレージに対して起動し
、読み出されたオペランドを該演算実行手段に設定して
演算の実行を開始する。しかし、ＴＳ命令やＣ８命令の
ように、ロックを行うような長い参照時間を必要とする
ストレージ参照がオペランドの読み出しの際に行われる
命令を解読した場合には、前もってオペランドの読み出
しを該ストレージに対して起動するが、読み出されるオ
ペランドを該演算実行手段に設定することなしに演算の
実行を開始し、該演算実行手段は演算の実行過程で読み
出されたオペランドの取り込みを行う。

〔実施例〕

以下、先行制御方式とマイクロプログラム制御方式によ
って構成される情報処理装置に本発明を適用する場合に
ついて説明する。

第１図は本発明を適用した情報処理装置１の全体構成を
示すブロック図である。

主記憶３０はプログラムを実行するための命令とオペラ
ンドを保持しているストレージである。

バッファ記憶２０は主記憶３０に保持されている命令と
オペランドの一部の写しを保持する高速に参照可能なス
トレージである。バッファ記憶２０は命令プロセッサと
主記憶３０の間の処理の速度差を緩和するために設けら
れ１通常のストレージへの参照はバッファ記憶２０に対
して行われる。

バッファ記憶２０に所望の命令またはオペランドが存在
しなかった場合に、４！２３１により主記憶３０に参照
要求が出される。主記憶３０への参照が行われると、線
３２１によって参照結果がバッファ記憶２０に反映され
る。

命令制御部１０は線２１１を介してバッファ記憶２０（
または主記憶３０）から次に実行すべき命令を読み呂し
、命令レジスタＩＲに設定する。

続いて、命令制御部１０は命令レジスタＩＲに設定され
た命令の解読を行い、演算実行部６０へ実行すべき演算
の種類を線１６１によって指示する。

また、必要ならばバッファ記憶２０に対してオペランド
の読み出しを線１２１によって起動する。

このとき−通常は、オペランド制御部５０ヘオペランド
の読み出しが起動されていることを線１５１によって通
知する。

オペランドバッファ４０はバッファ記憶２０から線２４
３を介して送られてくる読み出されたオペランドを内部
のキューの１つのエントリに一時保持する。オペランド
を保持すべきキューのエントリの番号は、命令制御部１
０が命令を解読したときに生成して、バッファ記憶２０
へ線１２２によって通知され、オペランド制御部５０へ
線１５２によって通知された番号である。このエントリ
の番号はバッファ記憶２０から線２４２によってオペラ
ンドバッファ４０に通知される。また、バッファ記憶２
０から読み出されたオペランドが線２４３に送出され、
エントリの番号が線２４２に送出されるタイミングは、
線２４］によってオペランドバッファ４０に通知される
。オペランドバッファ４０の内部のキューに一時保持さ
れている次に実行すべき命令のオペランドは、オペラン
ド制御部５０から線５４１によって通知されるキューの
エントリの番号にしたがって、演算実行部６０へｍ！、
４６１を介して送出される。一方、オペランドバッファ
４０は線５４１によって通知されるキューのエントリの
番号が指示するエントリに。

有効なオペランドが保持されているか否かを線４５１に
よってオペランド制御部５０へ報告する。

オペランド制御部５０は演算実行部６０へ送出すべきオ
ペランドが保持されているオペランドバッファ４０の内
部のキューのエントリの番号を線５４１によってオペラ
ンドバッファ４ｏに通知する。さらに、オペランドバッ
ファ４０の状態を線４５１によって監視して、次に演算
実行部６〇へ送出すべきオペランドが既に到着している
か否かを判定する。判定の結果、オペランドが未着の場
合には、演算実行部６０に対して演算の実行開始を延期
するように線５６１によって指示する。

演算実行部６０は命令制御部１０から線】６１によって
指示される演算を実行する。このとき必要ならばバッフ
ァ記憶２０（または主記憶３０）から読み出したオペラ
ンドをオペランドバッファ４０から線４６１を介してワ
ークレジスタＷＲに受は取る。演算の実行過程において
、オペランドの読み出しが必要となった場合には、演算
実行制御部６０は命令制御部１０に対して線６１１によ
りオペランドの読み出し要求を行う。命令制御部１０は
演算制御部６０からオペランドの読み出し要求を受は取
ると、バッファ記憶２０に対して線１２１によりオペラ
ンドの読み出しを起動する。

また、演算の実行過程において、オペランドの取り込み
が必要となった場合には、演算実行部６０はオペランド
制御部５０に対して線６５１によりオペランドの取り込
み要求を行う。オペランド制御部５０は演算制御部６０
からオペランドの取り込み要求を受は取ると、演算実行
部６０へ送出すべきオペランドが保持されているオペラ
ンドバッファ４０の内部のキューのエントリの番号を線
５４１によってオペランドバッファ４０に通知する。

第２図は先行制御方式とマイクロプログラム制御方式に
よって、従来と同様に、バッファ記憶２０を参照すると
きのタイムチャートである。第２図においては、ストレ
ージ参照が１マシンサイクルで完了する命令の処理を示
している。

タイムチャートにおいて横軸は時間であり、マシンサイ
クル単位に目盛りを付けである。先行制御方式において
は、命令制御をステージと呼ぶ処理単位に分割し、各ス
テージは独立に動作可能に構成する。各ステージは１マ
シンサイクルで処理を完了するので、命令を１マシンサ
イクルピツチで処理することができる。

第２図においては、命令制御をり、Ａ、Ｂ、Ｌ。

Ｅの５つのステージに分割している。

Ｄステージは命令の解読を行うステージである。

命令は命令制御部１０内の命令レジスタＩＲに設定され
て解読され、情報処理装置内の各部に生成した解読情報
を分配する。このとき必要ならば読み出すべきオペラン
ドの論理アドレスＬＡの計算が行われる。

Ａステージはオペランドの読み出しを起動するステージ
である。読み出すべきオペランドの論理アドレスＬＡを
オペランドの読み出し要求ＲＱとともにバッファ記憶２
ｏへ送出する。

Ｂステージはバッファ記憶２０からオペランドを読み出
すステージである。読み出すべきオペランドの論理アド
レスＬＡによりバッファ記憶２０を参照する。

Ｌステージはオペランドの取り込みを行うステージであ
る。バッファ記憶２０から読み出されたオペランドをオ
ペランドバッファ４０経出で演算実行部６ｏへ出力する
。

Ｅステージは演算実行部６０において演算を実行するス
テージである。演算を開始するために必要なオペランド
を演算実行部６０内のワークレジスタＷＲに設定して、
命令の解読情報に基づいて演算を実行する。マイクロプ
ログラム制御方式においては、演算の実行は１マシンサ
イクル毎に実行されるマイクロ命令によって制御される
。単純な演算の場合には、１つのマイクロ命令によって
１マシンサイクルで完了するが、複雑な演算の場合には
２つ以上のマイクロ命令が必要となり、その結果２マシ
ンサイクル以上を必要とすることがある。第２図におい
ては、演算実行について複数のステージが必要な場合に
ＥステージをＥＯ。

Ｅｌ、Ｅ２．Ｅ３．Ｅ４．・・・・・・と呼ぶステージ
で実行する例を示している。この例では、演算実行の過
程でオペランドの読み出しを起動してそのオペランドの
取り込みを行っている。第２図から明らかなように、Ｅ
Ｏステージにおいてマイクロ命令でオペランドの読み出
しを起動するように指定し、Ｅ３ステージにおいてマイ
クロ命令で読み出したオペランドを取り込むように指定
する場合には、演算実行のＥＯ〜Ｅ４ステージを命令制
御のＤ−Ｅステージと同様のタイムチャートとなる。

第３図は先行制御方式とマイクロプログラム制御方式に
よって、従来と同様に、主記憶３０を参照するときのタ
イムチャートである。

主記憶３０はバッファ記憶２０に比べて低速であり、バ
ッファ記憶２０のように１マシンサイクルで参照するこ
とができない。ここでは、主記憶３ｏの参照には１１マ
シンサイクル必要であると仮定して説明する。第３図に
おいて、命令制御のＬステージは主記憶３０から読み出
したオペランドを取り込むステージであるので、主記憶
３０の参照が完了するまでＬステージの実行が待たされ
る。その結果、主記憶３０の参照に１１マシンサイクル
を必要とする場合、ＢステージとＬステージの間に１０
マシンサイクルの空きが生じる。この空きが主記憶参照
に伴うオーバーヘッドであり、可能な限り低減する必要
がある。結局、オペランドの読み出しを起動するＤステ
ージから読み出したオペランドを取り込むしステージま
での間に、１２マシンサイクルが必要となる。

演算実行においてオペランドの取り込みを指定している
Ｅ３ステージについても同様であり、主記憶３０の参照
が完了するまでＥ３ステージの実行が待たされる。

一般に、オペランドの読み出しを行う命令の演算処理は
、読み出すオペランドを使わないで処理を行うことがで
きる部分と、読み出したオペランドを使って処理を行う
必要がある部分とに分けることができる。ここでは、単
に、前者を前処理。

後者を後処理を呼ぶこととする。つまり、前処理は読み
出したオペランドの取り込みが完了しなくとも実行する
ことができるが、後処理は読み出したオペランドの取り
込みを完了するまで実行することができない。また、前
前のＣ８命令を例にとると、前処理として先行命令のス
トレージへのストア処理が全て完了しているか否かの判
定処理があり、後処理として読み出したオペランドの比
較演算処理がある。

第４図は本発明によってオペランドの読み出しを行う命
令が主記憶３０を参照するときのタイムチャートである
。ただし、第４図においては、命令の演算処理に対して
ＥＯ−Ｅ５の６ステージが必要であり、前処理が３ステ
ージ、後処理が３ステージである例を示している。また
、それぞれの方式について、オペランドの読み出しを起
動するタイミングと、オペランドの取り込みを行うタイ
ミングを示している。このオペランド読み出しに関する
タイムチャートは第３図において示されている通りであ
る。

第４図（ａ）はマイクロプログラム方式によって主記憶
３０を参照するときのタイムチャーｌ−である。前処理
の最初のＥＯステージにおいてオペランドの読み出しを
起動し、後処理の最初のＥ３ステージにおいてオペラン
ドの取り込みを行う。

第３図において示したように、主記憶３０を参照すると
きには、オペランドの読み出しを起動してからオペラン
ドの取り込みを行うまでの間に、１２マシンサイクルが
必要である。したがって、前処理が３ステージである場
合には、Ｅ２ステージとＥ３ステージの間に、１０マシ
ンサイクルの空きが生じることとなる。

第４図（ｂ）は先行制御制御方式によって主記憶３０を
参照するときのタイムチャートである。

命令の解読を行うＤステージにおいてオペランドの読み
出しを起動し、Ｌステージにおいてオペランドの取り込
みを行う。第３図から明らかなように、この場合には、
ＢステージとＬステージの間に、１０マシンサイクルの
空きが生じることとなる。

第４図（ｅ）は本発明によって主記憶３０を参照すると
きのタイムチャートである。本発明においては、先行制
御方式とマイクロプログラム制御方式の両方式を有効に
組み合わせて用いる。先行制御方式の命令解読を行うＤ
ステージにおいてオペランドの読み出しを起動し、マイ
クロプログラム制御方式のＥ３ステージにオペランドの
取り込みを行う。本発明においても、主記憶３０を参照
するときには、オペランドの読み出しを起動してからオ
ペランドの取り込みを行うまでの間に、１−２マシンサ
イクルが必要であることに変わりはない。しかし、前処
理が３ステージである場合には、Ｅ２ステージとＥ３ス
テージの間に、６マシンサイクルの空きが生じるだけで
あり、第４図（ａ）（ｂ）に比較して４マシンサイクル
高速にストレージ参照を行うことが可能になる。

以下では、本発明を実現するための情報処理装！ｌの各
部について説明を行う。特に、オペランドバッファ４０
とオペランド制御部５０については、その内部構成と動
作を詳細に説明する。

第５図は本発明を適用した情報処理装置１における命令
制御部１０の内部構造を示すブロック図である。

バッファ記憶２０から読み出された命令は命令レジスタ
ＩＲＩＩに設定され、命令デコーダ］−２によって解読
される。命令の解読結果は命令デコーダ１２から装置内
の各部に送出される。演算の種類を指示する情報は線１
．６１によって演算実行部６０へ送出される。また、ス
トレージからオペランドの読み出しが必要な場合には、
命令デコーダ１２はアドレス生成回路１３に対して読み
出しアドレスの生成を指示する。その指示に従って、ア
ドレス生成回路１３は線１２１によってバッファ記憶２
０へ論理アドレスを送出してオペランドの読み出しの起
動を行う。このとき、命令デコーダ１２はエントリ制御
回路１４に対して後述するオペランドバッファ４０内の
オペランドキューの使用するエントリの番号を生成する
ように指示する。−船釣には、エントリ制御回路１４は
以前に使用したエントリの番号に１を加えた番号を生成
する。エントリ制御回路１４は生成したエントリの番号
を線１２２によってバッファ記憶２０へ送出し、線１５
２によってオペランド制御部５０へ送出する。アドレス
生成回路１３及びエントリ制御回路１４は、演算実行部
６０からオペランドの読み出しを起動するように線６１
１によって指示された場合にも、命令デコーダ１２から
の指示と同様に振る舞う。命令デコーダ１２はオペラン
ド制御部６０に対しても線１５１によって読み出された
オペランドの取り込みを行うか否かを指示する。従来、
オペランドの読み出しを起動する指示を行った場合には
、オペランドの取り込みを行うように指示していた。本
発明においては、Ｃ８命令のように、ストレージ参照に
長い時間を８蔓とする命令の場合、オペランドの読み出
しを起動する指示を行うが、オペランドの取り込みを行
わないように指示する。上述したことは、命令デコーダ
１２のデコード論理の変更のみによって、従来の技術に
基づいて実現可能である。

第６図は本発明を適用した情報処理装置１における演算
実行部６０の内部構成を示すブロック図である。

演算実行部６０内の各部はマイクロ制御回路８２によっ
て制御される。マイクロ制御回路８２はマイクロ命令を
内部に保持し、そのマイクロ命令を次々に読み出して各
部に送出する。オペランドの読み出しを起動するマイク
ロ命令は線６１１によって命令制御部１０へ送出され、
オペランドの取り込みを指示するマイクロ命令は線６５
１によって、オペランド制御部５０へ送出される。また
、マイクロ命令は演算実行部６０内の演算器８３、判定
回路８４を制御する６例えば、ＣＳ命令の処理では、前
述の前処理である先行命令のストアの完了の判定処理を
行うために判定回路８４を制御する。判定回路８４は先
行命令のストアの完了を判定して、マイクロ制御回路８
２にその結果を返送する。マイクロ制御回路８２は判定
結果によって次に実行すべきマイクロ命令を選択する。

また、Ｃ８命令の処理では、前述の後処理であるオペラ
ンドの比較演算処理を行うために演算器８３を制御する
。演算器８３が必要とするオペランドはワークレジスタ
８１に保持される。ストレージから読み呂されたオペラ
ンドはオペランドバッファ４０から線４６１を介してワ
ークレジスタ８１に設定される。この制御については次
に説明スル。一方、オペランド制御部５０から線５６１
によって、演算実行の延期を要求されると、マイクロ制
御回路８２は次に実行すべきマイクロ命令の送出を延期
する。ここで述べたことは、マイクロ命令を変更するこ
とによって、従来の技術に基づいて実現可能である。

第７図は本発明を適用した情報処理装置１におけるオペ
ランドバッファ４ｏの内部構成を示すブロック図である
。

オペランドバッファ４０はバッファ記憶２０から線２４
３を介して送られてくる読み出されたオペランドをオペ
ランドキュー４１の１つのエントリに一時保持する。オ
ペランドを保持すべきオペランドキュー４１のエントリ
の番号は、命令制御部１０からバッファ記憶２０へ線１
２２によって送出したエントリの番号であり、バッファ
記憶２０から線２４２によってデコーダ４２に通知され
る。また、オペランドキュー４１にオペランドを取り込
むべきタイミングは、バッファ記憶２０がオペランドの
読み出しが完了したときに、バッファ記憶２０から線２
４１によってデコーダ４２に通知される。したがって、
デコーダ４２は線２４２によって指示されたオペランド
キュー４１の１つのエントリに対して、線２４１によっ
て指示されたタイミングでセット信号を発行する６オペ
ランドキユー４１の各エントリは、オペランドを保持す
るフィールドと有効なオペランドがそのエントリに保持
されている状態を示すバリッドビットＶから構成される
。バリッドビットＶはデコーダ４２からのセット信号に
よってセットされる。

次に実行すべき命令のオペランドを保持しているオペラ
ンドキュー４１のエントリの番号は、オペランド制御部
５０から線５４１によってセレクタ４３に通知される。

したがって、セレクタ４３は線５４１によって指示され
たオペランドキュー４１の１つのエントリの内容を選択
する。セレクタ４３によって選択されたオペランドキュ
ー４１の１つのエントリに保持されているオペランドは
、演算実行部６０へ線４６１を介して送出される。

一方、セレクタ４３によって選択されたオペランドキュ
ー４１の１つのエントリのバリッドビット■は線４５１
によってオペランド制御部５０へ報告され、演算実行部
６０へ送出したオペランドが有効であるか否かの判定に
用いられる。

第８図は本発明を適用した情報処理装置１においけるオ
ペランド制御部５０の内部構成を示すブロック図である
。

命令の先行制御において、バッファ記憶２０に対してオ
ペランドの読み出しが起動されているので、そのオペラ
ンドの取り込みが必要であるということは、命令制御部
１０からオペランド制御部５０へ線１５１によって通知
され、そのオペランドを保持しているオペランドキュー
４１のエントリの番号は線１５２によって通知される。

線１５１と線１５２の内容は先行制御におけるタイミン
グ調整のためにラッチ５１とラッチ５２に取り込まれる
。

一方、命令の演算実行のマイクロプログラム制御におい
て、バッファ記憶２０に対してオペランドの読み高しが
起動されているので、そのオペランドの取り込みが必要
であるということは、演算実行部６０からのマイクロ命
令によって線６５１を介して指示され、その指示内容は
ラッチ６１１こ取り込まれる。また、そのオペランドを
保持しているオペランドキュー４１のエントリの番号は
ラッチ６２に取り込ま九る内容によって指示されること
になるが、この制御については後述する。

上述のように、オペランド制御部５０においては先行制
御とマイクロプログラム制御が混在してオペランドの取
り込み制御を行う。このためしこ必要となる２つの制御
の間の調停方法について次に説明する。

先行制御方式においては、ある命令の演算実行が完了す
るまで次の命令の先行制御におけるオペランドの取り込
みを開始することができない。つまり、演算実行の最終
Ｅステージまでは、先行制御のＬステージとオーバラッ
プすることができない。このため、演算実行の最終Ｅス
テージ以外のＥステージであることをマイクロ命令によ
って指示する。この指示内容はうッチ７４に取り込まれ
る。したがって、ラッチ７４の指示によって先行制御と
マイクロプログラム制御の間の調停を行うことができる
。セレクタ７１．’７２．７３は先行制御とマイクロプ
ログラム制御の切り替えを行うために設けられ、ている
。セレクタ７１，７２゜７３は先行制御を行うときには
そわぞラッチ５１゜５２、増分器５３を選択する。また
、マイクロプログラム制御を行うどきにはそれぞれラッ
チ６１゜６２、増分器６３を選択する。

マイクロプログラム制御においてオペランドキュー４】
のエン１−りの番号を指示するラッチ６２の制御につい
て説明スル。

マイクロプログラム制御においては、オペランドキュー
４１のエントリの番号を命令制御部１０とオペランド制
御部５０が協調し、で管理する。っまり、マイクロプロ
グラム制御が使用するオペランドキュー４１のエントリ
の番号は、先行制御が使用したエントリの番号から算出
する。先行制御が使用すべきオペランドキュー４１のエ
ンドＩＪ　（７）番号はラッチ５２に取り込まれている
。また、先行制御においてオペランドの取り込みを行う
か否かはラッチ５１に設定されている。先行制御におい
てオペランドの取り込みを行うことがラッチ５１によっ
て指示されている場合、増分器５３はラッチ５２に取り
込まれているオペランドキュー４１のエントリの番号に
１を加えて出力する。−方、先行制御においてオペラン
ドの取り込みを行わないことがラッチ５１によって指示
されている場合、増分器５３はラッチ５２に取り込まれ
ているオペランドキュー４１のエントリの番号をそのま
ま出力する。以上のようにして増分器５３によって算出
されたエントリの番号が、マイクロプログラム制御にお
いて最初に使用すべきオペランドキュー４１のエントリ
の番号となる。先行制御を行っているとき、セレクタ７
３は増分器５３の出力を選択するので、マイクロプログ
ラム制御において最初に使用すべきオペランドキュー４
１のエントリの番号がラッチ６２に取り込まれる。

マイクロプログラム制御においてオペランドの取り込み
を行うか否かはラッチ６】に設定されている。マイクロ
プログラム制御においてオペランドの取り込みを行うこ
とがラッチ６］によって指示されている場合、増分器６
３はラッチ６２に取り込まれているオペランドキュー４
１のエントリの番号に１を加えて出力する。一方、マイ
クロプログラム制御においてオペランドの取り込みを行
わないことがラッチ６１によって指示されている場合、
増分器６３はラッチ６２に取り込まれているオペランド
キュー４１のエントリの番号をそのまま出力する。マイ
クロプログラム制御を行っているとき、セレクタ７３は
増分器６３の出力を選択しているので、マイクロプログ
ラム制御においてオペランドの取り込みを行う度に、ラ
ッチ６２の内容に１が加えられる。その結果、マイクロ
プログラム制御においては、オペランドキュー４１のエ
ントリを順番に使用することになる。

以上の説明から明らかであるように、演算実行部６０が
オペランドの取り込みを行う必要があるか否かは、先行
制御においてはラッチ５１が保持し、マイクロプログラ
ム制御においてはラッチ６１が保持している。したがっ
て、ラッチ７４の指示に従って選択されたセレクタ７１
の出力は、常に、演算実行部６０がオペランドの取り込
みを行う必要があるか否かを指示することになる。また
、演算実行部６０が取り込むべきオペランドが保持され
ているオペランドキュー４１のエントリの番号は、先行
制御においてはラッチ５２が保持し、マイクロプログラ
ム制御においてはラッチ６２が保持している。セレクタ
７２はその一方をラッチ７４の指示に従って選択し、線
５４１によってオペランドバッファ４ｏに通知する。オ
ペランドバッファ４０は通知されたエントリの番号を用
いてオペランドキュー４１の１つのエントリのバリッド
ビット■を選択し、線４５１によってオペランド制御部
５０に返送する。つまり、線４５１は演算実行部６０が
取り込むべきオペランドがオペランドキュー４１のエン
トリに既に到着しているか否かを指示することになる。

論理否定ゲート７５と論理積ゲート７６は、演算実行部
６０がオペランドの取り込みを行う必要があるが、取り
込むべきオペランドがオペランドキュー４１に未着であ
るという条件を生成する。この条件が成立すると、演算
実行部６０に対して演算の実行開始を延期するように線
５６１によって指示する。

この場合、演算実行部６０内のマイクロ制御部８２はマ
イクロ命令の送出を延期する。

以上の説明から次の動作がなされることは明らかである
。つまり、命令制御部１０は先行制御の命令解読を行う
Ｄステージにおいてオペランドの読み出しを起動する。

その際に使用するオペランドキュー４１のエントリの番
号を線１５２によってオペランド制御部５０に送出する
が、オペランドの取り込みを行う必要がないことを同時
に線１５１によってオペランド制御部５０へ指示する。

すると、線１５２によって送出されたオペランドキュー
４１のエントリの番号が、そのままラッチ６２に取り込
まれる。また、論理積ゲート７６は線５６１によって演
算実行部６０に対して演算の実行開始の延期を指示しな
い。したがって、マイクロプログラム制御のＥＯステー
ジはすぐに開始され、さらに、Ｅ３ステージにおいてオ
ペランドの取り込みを指示すると、先行制御において読
み出しを起動したオペランドを取り込むことが可能とな
る。

本実施例においては、説明のために、演算実行について
マイクロプログラム制御方式を採用しているが、布線論
理による制御方式を採用した場合についても同様であり
、このことによって本発明が限定されるものではない。

〔発明の効果〕

本発明によれば、ロックを行うような長い参照時間を必
要とするストレージ参照を高速に行うことが可能になる
。

【図面の簡単な説明】

第１図は情報処理装置の全体構成を示すブロック図、第
２図はバッファ記憶を参照するときのタイムチャート、
第３図は主記憶を参照するときのタイムチャート、第４
図は本発明によって主記憶を参照するときの効果を示す
タイムチャート、第５図は命令制御部の内部構成を示す
ブロック図、第６図は演算実行部の内部構成を示すブロ
ック図、第７図はオペランドバッファの内部構成を示す
ブロック図、第８図はオペランド制御部の内部構成を示
すブロック図である。 符号の説明 １・・・情報処理装置、１０・・・命令制御部、２０・
・・バッファ記憶、３０・・・主記憶、４０・・・、オ
ペランドバッファ、５０・・・オペランド制御部、６０
・・・演算実行部。 手１図 時間 ｌｌｆｆ間 舘と飄し　　　　　　　　　　　　　　　１２−１必み
第し／−図 ｉ１＋六工、し　　　　　　　　　　　　　　　　　　
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Claims (1)

1. 【特許請求の範囲】 １、オペランドを保持するストレージと、実行すべき命
   令を解読し、該命令が要求するオペランドの読み出しを
   該ストレージに対して起動し、該オペランドが読み出さ
   れる前に該命令が要求する演算の実行を指示する命令制
   御手段と、該指示に応答して、該命令が指定した演算の
   実行前に実行されるべき該オペランドに無関係の処理を
   実行した後に、該ストレージから該読み出し起動により
   読み出された該オペランドに対して該演算を行う演算実
   行手段とよりなることを特徴とする情報処理装置。 ２、実行すべき命令を解読し、該命令が要求するオペラ
   ンドの読み出しをオペランド保持用のストレージに対し
   て起動し、且つ、該オペランドが読み出される前に該命
   令が要求する演算の実行を指示し、該指示に応答して、
   該演算の実行前に実行されるべき該オペランドに無関係
   の処理を実行した後、該ストレージから該起動により読
   み出された該オペランドに対して該演算を行うことを特
   徴とする情報処理方法。