JPH02195432A - データ処理システム及び方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、汎用ディジタル・コンピュータの分野及び高
速命令処理の方法と装置に関し、具体的にはハードワイ
ヤ式命令のパイプライン式処理制御に関する。

Ｂ、従来の技術 汎用ディジタル・コンピュータは、コンピュータの記憶
装置から順次受け取った一群の命令を処理する。コンピ
ュータのプロセッサによって処理または実行される命令
は、特定の命令がその実行でマイクロフードに依存して
いるかどうかに応じて分類できる。マイクロコードに依
存しない命令は、ハードワイヤ式命令と呼ばれ、コンピ
ュータのハードウェアのみによって実行され、コンピュ
ータの大半の基本機能を実行する。ハードワイヤ式命令
を処理する１つの方法は、前の命令が終了した後で次の
命令を開始して、それらを逐次実行するものである。こ
の方法は、実行中に命令がコンピュータのある部分から
次の部分に渡されるとき、ハードウェアの大半が遊休状
態になるので、通常、利用可能なコンピュータ・ハード
ウェアのかなりの量を消費する。別の処理方法は、ある
シーケンスの中の各命令の処理が複数の段を含むもので
ある。各段がそれ自体、プロセッサ内の他の段から独立
して処理できる場合、複数の段が同時に処理できる。そ
の結果、前の命令の第１段の実行の直後に次の命令の第
１段がプロセッサによって実行され、同時に前の命令の
第２段の実行も行なわれる。Ｋ段のパイプラインでは一
般に、ある命令のＮ番目の段が、その前の命令のＮ番目
の段の後に実行され、前のに−Ｎ個の命令のＮ＋１段な
いし最後の段が、現命令のＮ番目の段と同時に実行され
る。

ハードワイヤ式命令のこれらの段には、就中、命令を読
み取って復号する適切な装置に命令を送り、命令を読み
取って復号し、次の処理のため命令に必要な情報を獲得
し、命令を実行し、その結果に作用する適切な装置に実
行の結果を送ることが含まれる。すべての段は同じ持続
時間で実行されるので、段によって実行速度が異なるこ
とはあっても、処理時間が最長の段によってすべての段
の持続時間が決まる。各段は、他の段で使用されないコ
ンピュータ装置の部分がその実行だけに必要となる点で
独自である。すなわち、命令が各段を通って移動すると
き、それぞれの段に無関係のコンビュータの他の部分は
、他の命令に対して自由に作用することができる。各命
令段は、その入力が他の段の出力に依存しているため、
その実行が他の段から完全に独立してはいないが、特定
の段への入力が利用可能になると、こうした入力を用い
た命令の実行は、他の段から独立したものとなる。した
がって、異なるすべての段が同時に実行中であり、逐次
ではなく同時にいくつかの命令を処理することがあり得
る。この方法は、利用可能なコンピュータ・ハードウェ
アをそれほど浪費せず、また命令のシーケンスを順序通
りに処理するのにそれほど時間もかからない。

このセグメント式命令処理方法はパイプライン化と呼ば
れ、たとえば、Ｄ、Ｗ、　　アンダーソン（Ａｎｄｅｒ
ｓｏｎ）　Ｎ　Ｆ、Ｊ、　　スパラーチオ（Ｓｐａｒａ
ｃ　ｉｏ　）及びＲ，Ｍ、　　トマスロー（Ｔｏｍａｓ
ｕ　Ｉｏ　）の論文ｒＩＢＭシステム／３８０　９１型
：マシン思想及び命令処理（Ｔｈｅ　ＩＢＭ　Ｓｙｓｔ
ｅｍ／３６０　Ｍｏｄｅｌ　９１：　ＭａｃｈｉｎｅＰ
ｈｉｌｏｓｏｐｈｙ　ａｎｄ　Ｉｎ５ｔｒｕｃｔｉｏｎ
　Ｈａｎｄｌｆｎｇ）　Ｊ　、Ｉ　ＢＭレジャール・オ
ブ・リサーチ・アンド・デベロップメント（ＩＢＭ　Ｊ
ｏｕｒｎａｌ　ｏｆ　Ｒｅ５ｅａｒｃｈ　ａｎｄＤｅｖ
ｅｌｏｐｍｅｎｔ）　　１Ｖ　Ｏ１、１１、Ｎｏ、　　
１　　（１９６７年１月）、ｐｐ、８−２４に記載され
ている。

連続する命令の異なるセクションが同時に実行さレルの
で、コンピュータのスルーブツトが改善される。用語「
性能」は用語「スルーブツト」と同じ意味である。これ
は、サイクル当りの命令の数、すなわち、１マシン・サ
イクルで完了された命令の数を記録することによって測
定される。その測定値は、命令のバッチまたはプログラ
ムがプロセッサで処理されるときに生成される平均数で
ある。

この値は、命令のバッチまたはプログラムを終了するの
にかかるマシン・サイクル数の逆数である。

プログラム当りのマシン・サイクル数が少なくなるにつ
れて、性能すなわちスループットはよくなる。

コンピュータでハードワイヤ式命令を実行するのにどん
なパイプライン構造を使用するかは、コンピュータのハ
ードワイヤがどんな方式で動作するように設計されてい
るかによって決まる。通常、高性能のマシンでは、命令
の小さな部分しか実行しないが実行速度が極めて速いコ
ンピュータの部分を有する、もしくは別個のまたは異な
る命令段を特徴とする特定の計算技術によってコンピュ
ータのメモリにアクセスするなど、特別の用途用にコン
ピュータの部分を使用している。これにより、コンピュ
ータのスルーブツトが高くなるが、また一般に、個々の
命令が通過する段の数も増加する。

段の数が増加するということが、多数のハードワイヤ式
命令が特定の命令の実行中にすべての段を必要とはしな
いこととあいまって、スルーブツトが向上するとしても
、任意の時に使用されていないコンピュータ・ハードウ
ェアが依然としてかなりあることになる。これは、特定
のパイプライン構造が使用されているとき、その段がそ
の命令で必要とされる機能を実際に果たすかどうかにか
かわらず、命令がその命令のすべての段を実行しなけれ
ばならないからである。その結果、各段が、その段の実
際の実行時間にはかかわらず同じ量のプロセッサ時間を
割り当てられるので、ある命令の１つの段に関連する全
時間の間、プロセッサが遊休状態になる。命令の同時処
理では、前の命令のＮ番目の段の実行が終了するまで、
次の命令のＮ番目の段が実行を開始しないことが必要な
ので、１つの命令中のプロセッサの遊休時間は、１連の
命令の実行中に少し変動する。したがって、１つの命令
に関連するプロセッサの遊休時間によって前の命令のＮ
番目の段が遅延される場合、命令シーケンスの処理全体
を通じて、現命令のＮ番目の段なども遅延される。段の
実行の遅延がこのように連続して累計され、最終的には
プロセッサの性能上の重要な要素になる。

従来技術では、パイプライン式プロセッサの遊休プロセ
ッサ時間の問題に様々な方法で対処してきた。こうした
対処法の一つは、パイプライン式プロセッサで各命令の
復号を命令の復号とオペランド指定子の復号に分割する
ものである。次に、プロセッサがあらゆる復号段で命令
の動作及びオペランド部分を復号し、現命令がオペラン
ド復号を必要としないときは命令の後続のオペランド部
分を復号する。この処理命令方法は、取出しと緩衝記憶
を行なうため、命令の２つの部分用の２組のハードウェ
アを必要とする。さらに、この方法は、メモリからのデ
ータ取出しに関連する時間の節減だけを考えたもので、
命令の動作段の実行に関連する時間をどう節減するかの
問題に対処したものではない。遊休プロセッサ時間を減
少させる他の方法は、特定の２つの命令の組合せの順次
処理を行なって、実行結果を主記憶装置のアドレスにロ
ードし、その後は従来のパイプライン構造で必要なより
も少ない段でその命令の一組合せを実行するものである
。特定の２つの命令の組合せが繰返し現れるが、実行段
を浪費する命令の組合せが他にも多数ある。こうした組
合せに関するどの解決策も、多くの異なる命令の組合せ
で浪費される段をどう取り除くかという、より大きい一
般的な問題に対処してはいない。

他の従来方法は、パイプラインの命令取出しとアドレス
準備段の実行をオーバーラツプさせて、遊休プロセッサ
時間を減少させるものである。この場合、プロセッサは
、２つの命令からなるシーケンスの第２の命令の取出し
段が実行を完了するのをそれほど長く待つ必要はないの
で、２つの命令のシーケンス（各命令が取出し段と準備
段を含む）の第２の命令の取出しセクシヨンの実行速度
が速くなる。この命令処理方法では、取出し段またはア
ドレス準備段が実行とオーバーラツプするため、プロセ
ッサは現命令を実行するのに必要なオペランドをもつこ
とももたないこともあるので、どの命令がどの処理段に
あるかを制御し追跡するために追加の状態論理機構が必
要である。この追加の状態論理ハードウェアは、不必要
で複雑な負担であり、命令がアドレス準備段をもつ必要
がないとき、プロセッサ利用度の問題に対処するもので
もない。

他の従来技術は、命令処理用及び命令実行用の２つの固
定パイプライン構造で使用されるプロセッサ時間を減少
させようとするものである。このシステムは、パイプラ
イン制御回路を使って、各パイプラインの異なる段に命
令をゲートするものである。２つのパイプラインはそれ
ぞれ、長さが３段で、１つの段が２つのパイプライン間
でオーバーラツプする。これは、２つのパイプライン間
に５段を設ける必要があり、したがって、組み合わせた
パイプライン構造は単一の固定した構造のパイプライン
の不効率さを示す。

プロセッサの性能を改善するということは、不必要なマ
シン・サイクルを節減するということであり、そうした
サイクルをすべて迂回するだけでも、プロセッサの性能
が向上することになる。しかし、そうすると、次の２つ
の問題が生じる。

１）命令によってパイプライン長が異なることになる。

２）一部の命令は、処理を開始した順序とは違った順序
で処理を終了することになる。上記の第１の問題では、
どの命令が段を迂回したか、及びコンピュータ・ハード
ウェアがどんな条件のとき、異なる命令に対して異なる
パイプライン長が生じるのかを決定する必要がある。さ
らに、第２の問題が生じるのは、パイプ長さが短い命令
の方がパイプ長さがより長い命令よりも実行に時間がか
からず、したがってパイプ長がより長い命令より後から
実行を開始した場合でも、より早く終了するからである
。第２の問題では、どの命令がどの実行段にあり、各命
令が各段でどんな情報を必要とするかを追跡するために
、コンピュータで使用されるハードウェアの複雑さと量
を著しく増大させる必要がある。こうした複雑さは、正
当化されず、多くのシステムでは対処できない。

Ｃ０発明が解決しようとする課題 したがって、本発明の目的は、１つのコンピュータでハ
ードワイヤ式命令のシーケンスを処理する、高、速の方
法及び装置を改良することである。

本発明の他の目的は、命令のパイプライン構造を修正し
ながら、命令を順序通りに処理することである。

本発明の他の目的は、順序通り処理を行ない、プロセッ
サの性能を改善し、コンピュータ・ハードウェア要件を
最小にするため、現在実行中の命令、データ処理システ
ムの現データ記憶要件、及びデータ処理システム内での
潜在的な競合条件に応じて、命令のあるセクションを遅
延させるか、命令のあるセクションを迂回するか、また
は命令のシーケンス全体を遅延させることである。

本発明の他の目的は、複数の命令が複数のパイプライン
構造を有し、特定の命令を実行するために使用される複
数のパイプライン構造が、実行中の現在及び過去の命令
、実行中の命令の現在の記憶要件及びデータ処理システ
ムの現在の記憶能力に依存する、ハードワイヤ式命令を
処理する方法を提供することである。

本発明の他の目的は、ある命令の一部分を実行するため
の時間が、命令のすべての部分について一定であり、個
別の命令の異なる部分を実行するための異なる時間が同
期されているがオーバーラツプしないように、ハードワ
イヤ式命令を処理することである。

本発明の他の目的は、すべての命令について処理しなけ
ればならない１つの命令のセフシーンの数が固定されず
、命令がその中で実行されるパイプライン構造がその命
令の復号時に決定されるように、ハードワイヤ式命令を
処理することである。

本発明の他の目的は、各命令のパイプライン構造が命令
シーケンスの実行中に修正される、ハードウェア式命令
の複数のシーケンスを処理することである。

００課題を解決するための手段 本発明のデータ処理システムの処理装置は、複数のハー
ドワイヤ式命令を、スタック・モードまたは非スタック
・モードで実行する。処理装置は、実行モードをスタッ
ク・モードと非スタック・モードの間で切り替えるため
のシーケンス制御論理機構をもたらし、また命令の実際
の実行も行なう。

処理装置は、命令がいつ実行できる状態になるか、及び
それらの命令がどのパイプライン・モードで実行される
かを決定するだけでなく、命令の実行をも容易にする。

プロセッサによって実行される各ハードワイヤ式命令は
、複数のセクションに分割され、通常、は、１）命令取
出し、２）命令コード復号及び汎用レジスタ／局所記憶
機構（ＧＰＲ／ＬＳ）読取り、３）記憶アドレス計算、
４）変換ルックアサンド・バッファ、ディレクトリ及び
キャッシュ・アクセス、５）データ・パス活動、８）実
行、及び７）ＧＰＲ／ＬＳ更新からなる。

これらの段から構成された命令シーケンスは、１番目の
命令の第Ｎ段がＩ−１番目の命令の第Ｎ＋１段と同時に
処理されるように、第１モード（スタック・モード）で
プロセッサによって順次実行される。同様に、■−１番
目の命令の第Ｎ＋１段はＩ−２番目の命令の第Ｎ＋２段
と同時間に処理され、以下同様である。処理装置は、命
令のすべてのセクションを実行することにより、処理装
置が受け取ったのと同じ順序に命令の実行を維持する。

特定の命令の実行にある段が必要でない場合でさえ、プ
ロセッサは、次の段を処理する前にその段に相当する時
間待たなければならない（すなわち、空命令を実行する
）。本発明は、実行シーケンスの処理順序を乱さずに、
不必要なすなわち空命令段を迂回する、第２の実行モー
ド（非スタック・モード）を提供する。シーケンス論理
機構が、命令シーケンスをどちらかの実行モードで実行
するのに必要な条件を決定する。プロセッサは、命令の
実行をプロセッサが受け取ったのと同じ順序に保つため
、スタック処理モードと非スタック処理モードの間で切
り替わる。非スタック実行モードによると、プロセッサ
が浪費時間を利用し、プロセッサの性能を改善すること
ができるが、スタック・モードでは、順序外れの命令処
理を追跡するための、複雑で高価な論理機構が不要であ
る。

プロセッサが受け取ったシーケンスの最初の命令が、命
令レジスタにロードされて復号される。

その命令がその実行段を完了するためにコンピュータ記
憶装置からのデータを必要とする場合は、命令はＲＸ型
と呼ばれ、スタック・モードで実行される。その命令が
、記憶装置のデータを必要としない場合は、ＲＲ型と呼
ばれ、非スタック・モードで実行できる。シーケンスの
最初の命令がＲＸ型の場合は、その命令は命令待ち行列
にロードされて、実行前に記憶装置からデータ・オペラ
ンドを受け取るのを待つ。次いで、そのシーケンスの第
２の命令が、工Ｒにロードされて復号され、それも記憶
装置のデータを必要とする場合には、命令待ち行列にロ
ードされる。データ・オペランドが戻されると、命令を
実行のため直ちにプロセッサに送ることができる。シー
ケンスの最初の命令がＲＲ型の場合、プロセッサは、命
令実行のパイプライン構造を変えて、実行に不必要な段
を迂回する非スタック・モードで命令を実行する。プロ
セッサによって節約される時間は、後続の命令全体を通
じて少し変動する。というのは、後続の命令は、非実行
段が処理されるのを待つことによってバック・アップさ
れないからである。最初の命令がＲＸ型で、第２の命令
がＲＲ型の場合は、プロセッサは、ＲＲ型命令をスタッ
ク実行モードで実行する。これは、命令シーケンスが、
プロセッサが命令を受け取ったのと同じ順序で実行を終
了するようにするためである。プロセッサは、異なる命
令が異なるコンピュータ資源の使用で競合することを検
出したときも、ＲＲ型命令をスタック・モードで実行す
る。すなわち、たとえば、２つの命令が同時に１つのデ
ータ・バスへのアクセスを必要とする場合である。この
種の競合を生じる命令の組合せがプロセッサによって検
出されたとき、命令実行をスタック・モードに切り換え
ると、コンピュータ資源に対する適切な命令の優先順位
が確保される。

Ｅ、実施例 本発明のデータ処理システムの機能的記述を第１図に示
す。このシステムは、新規の実行処理装置（ＥＰＵ）２
０、命令事前処理装置（ＩＰＰＵ）５０、及び命令処理
装置（ＩＰＵ）１０を含み、以下で図面の第１図ないし
第４図を参照して説明する。

第１図に示す本発明のＩＰＵＩＯは、Ｉ　ＰＰＵ３Ｏと
ＥＰＵ２０から構成されている。１連のハードワイヤ式
命令を、命令バス１５と命令キャッシュ／制御記憶機構
１２を介してコンピュータ・システムの記憶装置６０か
らＩＰＵＩＯが受け取る。

データ・バス１７は、命令が要求する記憶データを、コ
ンピュータ・システムの記憶装置６０からメモリ制御機
構１４を介してＥＰＵに供給する。

命令を供給するコンピュータ・システムの記憶装置は、
ＥＰＵ２０とｌＰＰＵ３Ｏにデータを供給する記憶装置
と同じである必要はない。ＥＰＵ２０は命令の実行を担
当し、ｌＰＰＵ３Ｏは記憶装置データ・オペランド要求
、競合とインターロックの検出、及びこうした命令の実
行に関連する大域パイプライン制御を担当する。記憶装
置データ・オペランド要求は、ｌＰＰＵ３Ｏが、ある命
令がその実行のためにコンピュータのメモリからのデー
タを必要とすることを認識し、したがって、メモリから
そのデータを取り出す信号を論理機構中で生成するとい
う条件を参照する。競合とインターロックの検出は、異
なる命令がいつ同時にデータ・バスへのアクセスを要求
するかを感知する論理機構によって実行される。プロセ
ッサが１本のデータ・バスしかもたないので、ｌＰＰＵ
３Ｏ論理機構は、どの命令がバスに対する優先権を得る
かを判断しなければならない。ｌＰＰＵ３Ｏは、大域パ
イプライン制御機構を使用して、ある命令に対していつ
異なるパイプライン構造を使用するかを判断し、この機
構により、競合及び記憶装置データ・オペランド要求に
関する実行上の問題を軽減する。本発明のＩＰＵＩＯに
よって実行される命令は、ＩＰＵＩＯが命令を受け取っ
たのと同じ順序（順序通りの処理）で実行される。順序
通りの処理を維持しながらＩ　ＰＵ　１０の性能を改善
するために、本発明では、特定の命令の実行に不必要な
マシン・サイクルを節約するように、実行中の命令のパ
イプライン構造が変更される。

次に第２図を参照して、本発明の命令の実行を実施する
ための新規の実行処理装置（ＥＰＵ２０）について説明
する。第２図で、ＥＰＵ２０は、命令スタック（ＩＳ）
２２、命令待ち行列３８．スタック３（３０）、及びプ
ロセッサ３４を含む。

プロセッサ３４は、汎用レジスタＣＧＰＲ）　、演算論
理機構（ＡＬＵ）　、回転マージ機構（ＲＭＵ）、及び
条件コード論理機構を含む。Ｉｓは、命令レジスタ（Ｉ
Ｒ）２４を含み、命令シーケンスから１つの命令を受け
取るように命令バス１５に接続されている。命令待ち行
列（３６）は、スタック１　（２Ｂ）とスタック２　（
２８）から構成され、ｌＲ２４に接続されている。出力
３２（ｄ）は、プロセッサで実行される命令を表すスタ
ック３（３０）から生成される。スタック３　（３０）
中の命令は、通常実行中のものである。しかし、別個の
出力３２　（ａ）、（ｂ）、または（ｃ）が、ｌＲ２４
、スタック１（２θ）またはスタック２（２８）からも
ゲートされる。したがって、ＩＲ１スタック１または２
中のいずれかの命令が、スタック３　（３０）の命令の
代わりに実行されることがある。

命令は、直接記憶装置から受け取ると、命令スタックｌ
５２２にセーブされる。Ｉｓは、復号し実行すべき命令
をセーブ（記憶）する命令レジスタ（ＩＲ）２４を含む
。必要な記憶装置データが利用可能になるまで実行でき
ない命令は、オペランド及び命令論理機構が準備できる
まで、命令待ち行列３６（スタック１と２）にセーブ（
記憶）される。命令待ち行列は、命令事前処理速度をプ
ロセッサ３４の実行速度に合わせるために使用される。

すなわち、プロセッサが命令を実行する方が、ｌＰＰＵ
３Ｏが処理の様々な条件を決定するよりも時間がかかる
場合、事前処理が完了した命令は待ち行列に入れられ、
ｌＰＰＵ３Ｏは他の命令を事前処理できるようになる。

ｌＲ２４はを効ピットｖを含む。この有効ビットは、命
令バスによって１に設定されると、有効命令がｌＲ２４
に提示されていることを示す。ＥＰＵのスタック１−３
も、それぞれ有効ビットＶ１、Ｖ２、Ｖ３を含む。有効
ビットＶ、Ｖｌ、Ｖ２、Ｖ３は、その命令がＥＰＵ２０
による実行を必要とする命令であるかどうかを指定する
。有効ビットは、制御信号Ａ１Ｂ１Ｃ，Ｄ　、（３２（
ａ）−（ｂ））の生成に役立つ。これらの制御信号は、
どの命令を実行のためプロセッサに渡すかを指定する。

第２図で、当該の制御信号Ａ１Ｂ１Ｃ，またはＤが１に
設定されているとき、命令スタックのｌＲ２４、スタッ
ク１（２８）、スタック２　（２８）またはスタック３
Ｃ３０）から現れる個々の出力を直接実行することかで
きる。

ｌＲ２４から命令待ち行列への命令の転送に関連する論
理機構を、第３図に示す。命令バスからの命令は、有効
ビットＶがセットされるとき、ラッチ５２によってｌＲ
２４にラッチされる。次いで有効ビットＶ１、ｖ２、Ｖ
３が生成されるが、それは、ｖｌ、ｖ２、ｖ３の以前の
状態、並びに制御ラッチＣＩ（７０）及びＣ２（７２）
の状態、ｌＲ２４中の命令が実行のために記憶装置から
のデータを必要としないＲＲ型命令であるかどうか、及
び命令が実行不能命令（ＮＯＯＰ）であるかどうかに依
存する。有効ビットは復号＝ＲＸ論理状態とＡＮＤされ
る。有効ビットは復号＝ＮＯＯＰ論理状態ともＡＮＤさ
れ、有効ビット２とＡＮＤされた有効ビット１の組合せ
が何効ビット３とＡＮＤされる。ＡＮＤされた論理状態
の各出力がＯＲされて、第３図の論理ゲート５４で、ス
タック１のラッチをセットするための単一出力を生成す
る。ｌＲ２４中の現命令が有効でその命令がＲＲ型のと
き、スタック１．２または３に以前の命令かない（ｖｌ
、ｖ２、及びｖ３がすべてゼロ）場合、論理ゲート５４
は、ラッチ５６によってスタック１に命令をラッチせず
、ｖｌはゼロのままとなる。命令がＲＸ型の命令で、そ
の実行のために記憶装置データを必要とする場合、有効
ピッ）Ｖｌは１にセットされ、その命令はラッチ５６に
よってスタック１にラッチされる。有効ビット■１は、
制御ラッチＣＩ（７０）とＣ２（７２）の状態に応じて
、ＡＮＤ論理ゲート５８と６０を介して有効ビットＶ２
とＶ３を生成する。次に、命令は、有効ビットｖ２が生
成されるときラッチ８２を介してスタック１から２に渡
され、さらに有効ピッ）Ｖ３が生成されるときラッチ６
４を介してスタック８に渡される。ｖ３が１にセットさ
れると、制御信号Ｄ　（３８（ｄ）　）も１にセットさ
れて、スタック３からの命令がプロセッサに渡される。

第４図には、新規な命令スタックを制御する制御ラッチ
を示す。制御ラッチＣ１（７０）とＣ２（７２）は、そ
れぞれスタック２　（２８）とスタック１　（２Ｂ）を
プロセッサ８４にゲートする。制御ラッチＣ１（７０）
と０２（７２）は、それぞれ有効ビット２及び１とＡＮ
Ｄされて、制御信号ＣとＢを生成し、それらの制御信号
がスタック２（２８）とスタック１　（２Ｂ）にゲート
される。

同様に、ＮＯＲゲート４８は、スタック１．２．３から
有効ビットｖ１、Ｖ２、ｖ３を受け取って、制御信号Ａ
　（３８（ａ）　）を生成し、すべての有効ビットｖ１
、ｖ２、ｖ３がオフ（ゼロ）になったとき、命令レジス
タｌＲ２４からプロセッサ３４に命令をゲートする。こ
の条件は、待ち行列３６が不要であり、命令が命令レジ
スタｌＲ２４から直接実行されることを示す。命令処理
装置（ＩＰＵ）１０がこのようにして命令レジスタ２４
からの命令を実行するとき、ＩＰＵＩＯは、非スタック
・モードにあると言われ、逆に実行される命令が命令ス
タック（Ｉｓ）２２からくるときはスタック・モードに
あると言われる。制御ラッチＣ１（７０）とＣ２（７２
）の状態は、また有効ピッ）Ｖ２とｖ３の状態を決定す
る。ｖｌがｎｌ？＋になり制御ラッチＣ２（７２）の逆
数が７１″になった後でだけ、有効ビットｖ２が１″に
セットできる。制御ラッチＣ１（７０）は、ｖ２がセッ
トされた後で、有効ピッ）Ｖ３に対して同じ効果をもつ
。したがって、このようにして、制御ラッチＣ１（７０
）とＣ２（７２）は、スタック２（２８）中の既存の命
令がスタック１　（２８）からの命令で重ね書きされず
、同様に、スタック３（３０）の命令がスタック２　（
２８）からの命令で重ね書きされないようにする。

上記の順序論理機構が、本発明のパイプライン構造とあ
いまって、ＩＰＵＩＯ中のハードワイヤ式命令のより迅
速な処理が可能となる。第５図には、本発明の結果とし
て得られる、パイプライン構造の縮小の例を示す。ここ
で、ＲＲ−８Ｔシーケンスの固定パイプライン構造は、
可変パイプライン構造処理モードでは、９サイクルから
６サイクルに縮小される。大域パイプライン制御信号は
、ｌＰＰＵ３ＯからＥＰＵ２０に送られる論理信号であ
り、命令のどのセクションが実行されるか、及び命令の
それらのセクションが他の命令の他のセクションに関し
ていつ実行されるかに関して、プロセッサ３４の実行を
調節する。ｌＰＰＵ３Ｏは、命令が実行されるときに、
命令処理状況情報を記憶する。それには、どのセクショ
ンがどの命令から実行されたかに関する過去及び現在の
命令の状況が含まれる。また、現在実行中の命令及びデ
ータ処理システム２内の装置がバス・アクセスを要求す
るときに実行中の命令の、現在の記憶要件が含まれる。

次いで、この命令処理状況情報を使って、一部の命令の
一部のセクションの実行を迂回し、一部のセクションま
たは命令全体を遅延させる大域パイプライン制御信号が
論理機構から生成される。

大域制御信号は、ＩＲ保留、スタック・モード及びスタ
ック保留と呼ばれる。ＩＲ保留制御信号は、工ＰＵ１０
に、復号セクションに現在ある命令だけを停止させてパ
イプラインの次の段に進ませないようにする。残りのパ
イプライン・セクシレンは、この制御信号の干渉を受け
ずに進む。この制御信号が活動化されるのは、ｌＰＰＵ
３Ｏの制・御論理機構が、復号セクションにある現在の
命令と以前の未完了の命令との間に潜在的衝突が存在す
ることを検出したときである。この配置により、以前に
開始した命令がパイプライン式実行を進めることができ
、したがって、以前の命令を禁止されずに進行させて衝
突を解決することができる。

スタック・モード制御信号は２つの主要機能を果たす。

第１に、この制御信号は、パイプラインの復号セクタ１
ンにある現命令の処理モードを決定する。ＥＰＵ２０及
びＩ　ＰＵ　１０を監視するｌＰＰＵ３Ｏ内の論理機構
は一般に、スタック・モードまたは非スタック可変パイ
プライン・モードのどちらかで命令を処理するようにこ
の制御信号を設定する。第２に、この制御信号は、パイ
プラインの実行セクタ１ンに対する命令の供給源を明示
的に制御する。スタック・モード制御信号は、プロセッ
サ３４に送られた命令がｌＲ２２からきたものか、それ
とも命令待ち行列３６またはスタック３（３０）からき
たものかを判定する。たとえば、ＲＸ命令はスタック・
モードで実行しなげればならないので、ＲＸ命令を復号
すると、スタック・モード信号を活動化させるように状
態論理機構が設定され、したがって命令がスタック・モ
ードで処理される。スタック保留制御信号は、ＥＰＵ２
０に順序情報を送るのに使用される。この制御信号は、
命令スタック２２と命令レジスタ２４の両方で命令の進
行を停止させる。この制御信号は、命令スタック２２か
らすでに離れた命令には影響を及ぼさず、それらの命令
は完了するまで処理を続けることができる。この信号は
一般に、その命令がパイプラインの実行セクションに進
んだときに、記憶データがＲＸまたはＬＤ型命令に利用
できないときに使用される。こうした大域制御信号を使
って命令のセフシーンを遅延または迂回させると、ハー
ドワイヤ式命令の可変パイプライン構造がもたらされる
。大域制御信号を使用すると、ｌＰＰＵ３Ｏの順序付は
論理機構とあいまって、可変パイプライン構造をもつハ
ードワイヤ式命令の順序通りの処理が容易になる。

動作 本発明のＩＰＵＩＯの設計で使用される、ハードワイヤ
式命令用の標準のパイプライン構造は、７つのセクショ
ンから構成される。各セクションは単一の実行期間また
はマシン・サイクルで処理される。各実行期間またはマ
シン間隔は同じ長さである。各セクションは以下の順序
で実行される。

サイクル番号　　１２３４５６７ セクション　　　ＩＲＡＤＦＥＷ ただし、 ■は命令取出し、 Ｒは命令コード復号及びＧＰＲ／ＬＳ読取り、Ａは記憶
アドレス計算、 ＤはＴＬＢ／ディレクトリ及びデータ・キャッシユ・ア
クセス、 Ｆはデータ・バス活動、 Ｅは実行、 ＷはＧＰＲ／ＬＳ更新である。

Ｉ　ＰＵ　１０の最大の性能を得るため、新しいハード
ワイヤ式命令の実行は、マシン・サイクルごとに開始す
る（順次命令処理モード）。ＩＰＵｌｏは、第１サイク
ルで第１命令の命令取出しセクションを実行し、第２マ
シン・サイクルで第１命令の命令コード復号及びＧＰＲ
／ＬＳ　（汎用レジスタ／局所記憶機構）読取りセクシ
ョンを実行する。

そのプロセッサは、各命令セクションを他のセクション
から独立して実行することができ、ＩＰＵｌｏが第２マ
シン・サイクルで第１命令の命令コード復号とＧＰＲ／
ＬＳ読取りを処理しているときに、ＩＰＵＩＯは第２マ
シン・サイクルで第２命令の命令取出しセクションを自
由に処理することができる。それには、順次命令の各実
行期間が同期している必要がある。すなわち、命令のに
番目の実行期間の終わりまたは始めが、Ｋ＋１番目の実
行期間の始め及びＫ１番目の実行期間の終わりでもある
。さらに、期間を同期させるには、命令のどの実行期間
の終わりまたは始めも、以前及び以後の命令の実行期間
の終わり及び始まりである必要がある。ＩＰＵＩＯは、
この同じ組立てライン方式で後続の命令を処理して、第
３のマシン・サイクルの始めに第３の命令に処理を開始
させることができる。

標準の命令は少なくとも７つのセクションを必要とする
が、すべてのハードワイヤ式命令が上記のセクションの
すべての実行を必要とするわけではない。データが記憶
装置から戻されるのを待たなければならない場合、命令
がさらに多くのセクションを必要とすることもある。本
発明は１２６の異なるハードワイヤ式命令を実行するも
のであるが、それらの命令の一部は、標準パイプライン
構造と様々な命令の実行中に不要なセクションを迂回ス
るパイプライン構造のどちらでも利用することができる
。異なるパイプライン構造をいつ使用するかの選択は、
どのタイプの命令を実行するかによって決まる。Ｉ　Ｐ
Ｕ　１０によって処理される命令は、まずその命令の機
能を実行するのに必要なハードウェア・データ流れに応
じて、範喘別に分けられる。ＲＸ型と呼ばれる一部の命
令は、必要な記憶データが利用可能になるまで実行でき
ない。ＲＸ命令は、オペランド（記憶データ）と実行論
理機構が準備できるまで、ＥＰＵ２０の命令スタックに
セーブされ、これらの命令は標準パイプライン構造での
み実行される。ＲＲ型命令と呼ばれる他の命令は、プロ
セッサ論理機構によって実行され、記憶データを待つ必
要はないので、ＲＸ型命令よりも迅速にかつ少ない動作
で実行でき、したがって、異なるパイプライン構造を利
用することができる。

ロード型（ＬＤ）と呼ばれる他の命令のグループは、実
行段を必要とせず、プロセッサ３４の汎用レジスタに記
憶データを直接取り出す。このタイプの命令を非スタッ
ク・モードで実行すると、ＬＤ命令が取出し中のデータ
を後続の命令が必要としない限り、後続の命令は、ＬＤ
命令がその動作を終了するのを待つ必要なく、実行を始
めることができる。その場合、ＬＤ命令の後に続＜ＲＲ
命令は、非スタック・モードで処理できる。というのは
、ＲＲ命令は、不必要なデータを待つ必要がないからで
ある。ＬＤタイプ命令は、ＲＸ命令と混ざり合っている
ときはスタック・モードでも処理される。この場合、Ｌ
Ｄ命令は、パイプラインの実行セフシーン中は空動作で
あり、したがってＲＸ命令は、バスまたは他のハードワ
イヤ衝突を回避する。

最後の命令のグループは、命令コード復号及びＧＰＲ／
ＬＳ　（Ｒ）読取り段の後で、記憶アドレス計算段（Ａ
）と実行（Ｅ）セクションの使用が同時に行なわれるこ
とを特徴とするものである。

これらの命令は、データをＩＰＵから、他の命令の場合
のように特定のＧＰＲではなく記憶宛先に転送する点で
、他の命令とは異なる。このグループはさらに、記憶（
ＳＴ）グループと分岐グループの２つのグループに分け
ることができる。記憶グループでは、データは記憶装置
に転送され、ＡセクションとＥセクションの後に、ＴＬ
Ｂ／ディレクトリ及びデータ・キャッシュ・アクセス・
サイクル（Ｄ）とデータ・キャッシュ更新サイクル（Ｓ
）を必要とする。ＳＴ命令パイプラインは、Ｉ　　ＲＡ
／Ｅ　　Ｄ　　Ｓであり、ＲＲ型命令と動作がよく似て
いる。ＲＲ命令とＳＴ命令の唯一の相違点は、ＳＴ命令
はＲＲ命令とは異なる場所にデータを送るので、異なる
衝突状況が発生することである。しかし、分岐命令も、
命令の流れを変える機能を備えているので、共通のＡ／
Ｅセクシｅンをもち、Ａ／Ｅセクシロンの後に命令取出
し／命令キャッシュ・アクセス・セクション（Ｉ）及び
データ・バス転送セクション（Ｆ）をもつ。分岐命令パ
イプラインは、Ｉ　　ＲＡ／Ｅ　　Ｉ　　Ｆである。分
岐命令は、そのパイプライン構造がＳＴ型及びＲＲ型命
令に類似しており、主な相違点は、データをデータ・キ
ャッシュまたは指定されたＧＰＲではなく命令キャッシ
ュに送ることである。

ＲＲ型命令は、スタック・モード動作用と非スタック・
モード動作用の２つのパイプライン構造を備えている。

スタック・モード動作及び非スタック・モード動作は、
それぞれ命令スタックからのまたは命令レジスタからの
命令の実行をいう。ＲＸ型命令のパイプライン構造は非
スタック・モード動作の場合と同じであり、上記のよう
にデータを待たなくてもよいと仮定すると、通常７つの
段から構成される。スタック・モードで動作するＲＲ型
命令のパイプライン構造はＲＸ命令用のものと同じであ
る。しかし、非スタック・モードで動作するＲＲ型命令
のパイプライン構造は、４段からＲＸ命令で使用される
段数までの間で変化する。

パイプライン構造は、いくつかの段を必要としない機能
のためにそれらの段に関連する時間をとっておく必要が
なり、シたがってそうした時間が浪費されないように、
各命令ごとに調節される。本発明のこの実施例では、こ
の調節は、ＲＲ命令のオペランドにその命令の命令コー
ド復号と同じ段でアクセスできるようにすることによっ
て行なわれる。ＲＸ命令のオペランドは、それとは対照
的に、記憶データにアクセスしないＲＲ命令では必要で
ない３つの追加段を介してアクセスしなければならない
。すなわち、非スタック・モードで実行されるＲＲ型命
令は、スタック・モードで実行されるときのＲＲ命令よ
りも速く実行される。したがって、ＩＰＵＩＯ性能の全
体的改良は、非スタック・モードでどれだけのＲＲ型命
令が実行できるか、及びスタック・モード・バージ日ン
に比べて非スタック・モード・パイプライン構造でパイ
プライン段がどれだけ減るかによって決まる。

非スタック・モードのＲＲ命令の順序通りの実行を維持
し、したがって、最小のハードウェア要件でＩＰＵｌｏ
の性能を最大にするために、本発明は、命令シーケンス
を実行するための命令事前処理装置（ＩＰＰＵ、５０）
中での大域パイプライン動作を制御するための順序制御
論理機構を撮供する。命令は、ＩＰＵｌｏに提示された
のと同じ順序で実行される。しかし、ＲＸ命令の後にく
るＲＲ型命令は、ＲＸ命令よりも速く実行を完了するこ
とができ、不正確な実行順序をもたらす。

ＩＰＵ順序論理機構はこの問題を認識し、したがってＲ
Ｘ命令に続＜ＲＲ命令をＥＰＵ２０のスタックにロード
して、標準パイプライン構造でスタック・モードでそれ
の命令を処理する。命令待ち行列のすべての項目が無効
の（すなわち、有効ビットがもはや設定されてない）と
き、ＩＰＵＩＯは自由に非スタック・モードに戻って、
ＥＰＵ２０の命令レジスタからの他のＲＲ命令を非スタ
ック可変パイプライン構造で処理することができる。

制御論理機構はまた、ＲＸ命令が、データ・バスまたは
プロセッサへのアクセスを求めて、ＲＲ命令と競合し、
衝突を起こす可能性があることを認識する。同時に２つ
の実行（Ｅ）セクションを処理しようと試みる場合が、
こうしたプロセッサ衝突の一例である。制御論理機構は
、こうした命令シーケンスを検出すると、衝突を回避す
るために適切な数のサイクルだけ第２命令の開始を遅延
させる。この技術は最小の時間しか要せず、データ処理
システムの特定の部分へのアクセスを求める命令同士を
調停するために、複雑なハードウェアを必要としない。

さらに、ＲＲ命令がデータ記憶オペランドを必要としな
い場合でさえ、その実行が、潜在的なＩＰＵデータ・バ
ス１７の衝突を１弓き起こす可能性がある。こうした問
題の例は、ＧＰＲ／ＬＳ　（Ｗ）更新セクションがＴＬ
Ｂ／ディレクトリ及びデータ・キャッシュ・アクセス（
Ｄ）セクションと同じ時にデータ・バスを使用しようと
するときである。順序制御論理機構は、こうした衝突を
認識して、こうした衝突が起こるときはいつでも、ＩＰ
Ｕｌｏを非スタック・モードからスタック・モードの実
行に戻す。次にＩＰＵｌｏは、標準パイプライン構造で
命令を実行して、衝突の可能性を回避する。

ＲＸ型またはＲＲ型命令が記憶命令または分岐命令と混
じり合っているときにも衝突は発生する。

ＲＸの後にＳＴが続くときは、以下のパイプライン構造
となる。

サイクル番号　１２３４５６７８９１０セクシロン　　
ＩＲＡＤＦＥＶ ＲＸ セクション　　　　Ｉ　　ＲＲ＊　　Ｒ＊　　Ｒ＊Ａ／
ＥＤ　　ＳＴ セクション　　　　　　Ｉ　　Ｉ＊Ｉ＊Ｉ：ＲＡ　　Ｄ
Ｆ。。

次のＩ 木は空動作を示す。

プロセッサ３４は、−時にある命令の１つの実行セクシ
ョンだけしか処理できない。したがって、記憶（ＳＴ）
命令のＡ／Ｅセクシｅンを、空動作セクションによって
、同時に２つの実行セクションを処理する試みを回避す
るのに十分な数のセフシーンだけ遅延させなければなら
ない。スタック・モード・パイプラインを空にし、スタ
ック・モードを離れて、ＩＰＰＵ記憶アドレス計算セク
ションと同時にＥＰＵ　（２０）に実行セクションを実
行させるのに、３つのＳＴ空復号セクシ日ンが必要であ
る。このパイプライン構造は、３つの遅延セクションに
より次の命令取出しセクションをバックアップする。た
だし、衝突を解決するための追加の論理ハードウェアは
必要でない。分岐命令は、この点に関してＳＴ命令と同
じ問題をもっている。

というのは、分岐命令とＳＴ命令のパイプライン構造中
での唯一の相違点は共通Ａ／Ｅセクシーンより後にある
からである。これらの衝突は、順序論理機構が、次に示
すようにＳＴ命令または分岐命令がその後に続＜ＲＲ命
令用の最小のパイプライン構造をもたらすとき、ＲＲ命
令に関して除去される。

サイクル番号 セクション Ｒ セクション Ｔ セクション 次の１ ＲＥＶ Ｉ　　　ＲＡ／ＥＤ　　　Ｓ Ｉ　　　ＲＡ　　　ＤＦ、、、。、９ さらに、順序論理機構は、固定パイプライン構造だけで
はなく可変パイプライン構造をもたらすこともできるの
で、衝突を完全に削除する方法がない場合でさえ、衝突
に関連する遅延セクションの数の影響が最小になる。

Ｉ　Ｐ　Ｐ　Ｕ　５０　ニヨッテＥ　Ｐ　Ｕ　２０　ニ
もたらされる順序制御機構は、各命令のパイプライン構
造、及びどのマシン・サイクルで命令が実行を開始する
かを選択するために、ｌＰＰＵ６ＯとＥＰＵ２０の状況
を監視する。命令の実行は順序通りでなければならない
が、特定の命令に対する縮小パイプラインを選択し、ｌ
ＰＰＵ３Ｏによる命令の実行開始に適切な時間を選択す
ると、ＩＰＵＩＯの性能が向上する。特定の命令に対し
てどのパイプライン構造を選択するかは、命令が実行さ
れるときのＥＰＵ２０の状況によって決まる。このとき
に適切なパイプライン構造を選択すると、ＩＰＵｌｏは
、順序通りの動作を維持しながら、衝突を回避すると共
に浪費されるプロセッサ時間を最小にすることができる
。

可変パイプライン構造の使用の例は、ＲＸ命令がロード
・アドレス（ＬＡ）命令の後に続き、ＬＡの結果がＲＸ
命令のアドレス計算に使用される場合である。ｌＰＰＵ
３Ｏは、ＥＰＵに、非スタック・モードでＬＡ命令を処
理するよう指示する。

というのは、命令が実行されるとき、ｌＰＰＵ３Ｏは、
ＬＡ命令が記憶装置からのデータを必要としないこと、
及びパイプライン中の以前のどの命令も記憶装置からの
データを必要としないことを知っているからである。Ｒ
Ｘ命令が後に続＜ＬＡの均一パイブライン構造は、次の
通りである。

サイクル番号　１　２　３　４　５　６　７　８　９　
　Ｎｏ　　１１セクシ日ン　　Ｉ　　ＲＡ＊Ｄ＊Ｆ＊Ｅ
　　ＷＡ セクシｖｒ７　　　　１：　　ＲＲ＊　　Ｒ＊　Ｒ中Ａ
　　Ｄ　　Ｆ　　Ｅ　　ＶＲＸ命令が後に統＜ＬＡの可
変パイプライン構造は、次の通りである。

サイクル番号　１２３４５６７８ セクション　　ＩＲＥ　　讐 Ｌ　Ａ　　　　　　　　　＋−−−＋−−−＋−−−＋
−−−＋−−−＋−−−＋−−−＋−−−＋セクション
　　　　　Ｉ　　ＲＡ　　Ｄ　　Ｆ　　Ｅ　　ＷＲＸ　
　　　　　　　　　　　　÷−−−＋−−−＋−−−÷
−−−十−−−＋−−−＋軸−＋この命令シーケンスの
均一パイブライン構造を検討すると、ＲＸ命令中に３つ
の模擬サイクルがあることがわかる。これは、ＲＸのア
ドレス生成サイクルがＬＡの実行サイクルの後でしが開
始できないので、この命令シーケンスを完了するのに全
部で１１マシン・サイクルかがるがらである。

可変パイプライン・シーケンスでは、ＬＡ命令にはＡｌ
Ｄ、Ｆの各セクションは不必要であり、したがってパイ
プラインの構造を３サイクル分縮小することができる。

その結果ＲＸが後に続＜ＬＡも３サイクル分縮小できる
。

もう一つの例は、データ取出し命令がデータ記憶命令の
後に続くものである。この場合、実行の開始は１セクシ
ヨン分遅延されて、潜在的なパス衝突がなくなり、した
がって本発明は、コストのかかる調停技術を使用する必
要がない。

可変パイプライン構造は、次の通りである。

サイクル番号　１２３４５６７ セクション　　ＩＲＡＤＦ 取出し　　　　＋−一−＋−−−＋−−−＋−−−＋−
一−＋−−−＋−−一÷セクシロン　　　　ＩＲ＊ＲＡ
／ＥＤＳ記憶　　　　十−一一一一十 ＊は空動作を示す。

記憶命令中に空動作がない場合、取出し命令のＴＬＢ及
びディレクトリ・アクセス◆セクション（Ｄ）は、その
実行セクション中に記憶命令と同じときにデータ・バス
の使用を試みることになる。

こうすると、均一パイブライン構造が与えられているも
のとして、（任意の調停技術によって衝突を解決するの
に１サイクルかかると仮定すると）命令シーケンスを完
了するのに合計７マシン・サイクルかかることになる。

可変パイプラインの使用中に上記のように記憶命令の開
始を１マシン・サイクル分遅延させると、また調停技術
に関連する余分なハードウェアなしで、そのシーケンス
を７マシン・サイクルで完了させることが可能になる。

ＥＰＵ２０とｌＰＰＵ３Ｏの開始を監視することにより
衝突を回避すると、可変バイブライン構造の使用とあい
まって、調停のためにセクションの最良の場合１セクシ
ヨンの遅延を仮定すれば、より少ないコストと複雑さで
、少なくとも同じ性能が得られる。

ＥＰＵ２０に関して説明した順序付は論理機構が、上記
のパイプライン構造とあいまって、以下の例で示される
ように、ＩＰＵＩＯ中でのハードワイヤ式命令のより迅
速な処理が可能になる。命令のシーケンスは、ＬＡ命令
、次にＲＸ型命令、その後にＬＡ命令という３つの非ス
タック・モード命令を含む。本発明のＩＰＵは、以下の
ようにして命令を処理する。最初のＬＡ命令がｌＲ２４
にラッチされ、ｌＰＰＵ３Ｏが命令を復号して、その命
令が記憶データを必要とせずより短いパイプライン構造
を使用できると判定する。次に、ＬＡ命令がＥＰＵから
プロセッサに渡される。というのは、以前の３つの命令
がスタック・モードの処理を必要としないため、制御信
号Ａが１にセットされたからである。３つの以前の命令
が、非スタック・モードで処理されるということは、有
効ビットＶＬ　Ｖ２、Ｖ３がＯに設定されて、スタック
１．２または３に有効命令がなかったことを示すという
意味である。最初のＬＡ命令がプロセッサに送られた後
、ＲＸ型命令がｌＲ２４にラッチされる。ｌＰＰＵ３Ｏ
は、その命令を復号して、この命令は記憶データを必要
とし、したがって完全パイプライン゛構造が必要である
と判定する。次に、順序論理機構は、その命令をスタッ
ク１にラッチし、有効ビットＶ１を１にセットする。Ｒ
Ｘ型命令がスタック１に入れられた後、第２のＬＡ命令
がＩＲにラッチされ、続いて復号される。ｌＰＰＵ３Ｏ
は、この命令が非スタック・パイプライン構造を使用す
ることができると判定し、非スタック・モードで命令を
処理する。しかし、順序通りの処理が維持されるように
、スタック１中の命令は、ｌＲ２４中の命令より前に処
理されなければならない。これは、順序論理機構で実施
される。

というのは、有効ビットｖ１がゼロにセットされるまで
、制御信号Ａは、１にセットされないからである。最初
のＬＡ命令が処理を終了した後、有効ビット、ラッチ条
件及び命令情報のタイプの組合せによって、制御信号Ｂ
が１にセットされる。

次に、制御信号Ｂは、スタック１中のＲＸ命令をプロセ
ッサに送る。ＲＸ命令がプロセッサに送られると、有効
ビットｖ１がゼロにリセットされ、したがって制御信号
Ａはこのとき１にセットされる。その結果、第２のＬＡ
命令が非スタック・パイプライン構造で実行されるため
にプロセッサに送られる。

以上、本発明をこの特定の実施例に関して説明してきた
が、当業者なら理解できるように、本発明の範囲を逸脱
せずに他の実施例も可能である。

たとえば、スタック・モード・パイプライン構造の定義
で使用されるセクシヨンの数を増減させ、データ処理シ
ステムで使用されるハードワイヤ命令の数を増加させ、
命令を実行するためのデータ処理システムの資源内で衝
突を引き起こす記憶装置を増加させ、または別の記憶装
置を使用するのは、すべて本発明の範囲に含まれる本発
明の異なる実施例の例である。

Ｆ、効果 本発明によれば、１つのコンピュータでのハードワイヤ
式命令のシーケンス処理が改善される。

【図面の簡単な説明】 第１図は、データ処理システムの構成図である。 第２図は、ＩＰＵ内の実行処理装置ＥＰＵの構成要素及
び制御線の構成図である。 第３図は、ＥＰＵ内で育効ビットを生成するのに使用さ
れる制御論理機構の構成図である。 第４図は、ＥＰＵ内で実行のため命令をゲートするのに
使用される制御論理機構の図である。 １０・・・・命令処理装置（ＩＰＵ）、１２・・・・命
令キャッシュ／制御記憶機構（ＩＣ／Ｃ８）、１４・・
・・メモリ制御機構、２０・・・・実行処理装置（ＥＰ
Ｕ）、２２・・・・命令スタック（ＩＳ）、２４・・・
・命令レジスタ（ＩＲ）、２Ｂ、２８．３０・・・・ス
タック、３４・・・・プロセッサ、３６・・・・命令待
ち行列、５０・・・・命令事前処理装置（Ｉ　ＰＰＵ）
、θ０・・・・記憶装置。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーシヨン 代理人　　弁理士　　頓　　宮　　孝 （外１名） 第１１１！５ 第２図 命令パス

Claims (2)

【特許請求の範囲】
1. （１）命令のシーケンスを実行するデータ処理システム
   において、 ハードワイヤ式命令のシーケンス、 前記ハードワイヤ式命令のシーケンスを受け取るための
   実行処理装置、 前記ハードワイヤ式命令の同じ前記シーケンスを独立し
   て受け取るための命令事前処理装置、前記複数のハード
   ワイヤ式命令のシーケンスを記憶し、そこから前記実行
   処理装置と前記命令事前処理装置が前記ハードワイヤ式
   命令のシーケンスを受け取る、少なくとも１つの記憶装
   置、前記実行処理装置、前記命令事前処理装置、及び前
   記記憶装置に接続された、前記複数のハードワイヤ式命
   令のシーケンスを前記実行処理装置及び前記命令事前処
   理装置に送るための、命令バス、前記実行処理装置に接
   続された、前記実行処理装置で前記記憶データと共に前
   記ハードワイヤ式命令を実行し、またパイプライン構造
   中のそれぞれのまたは複数のハードワイヤ式命令を実行
   するために、前記記憶装置から前記実行処理装置に記憶
   データを送るための、データ・バス、及び各セクション
   がそれぞれ単一の実行期間に前記処理装置によって実行
   される、それぞれ複数の異なる数のセクションを含むパ
   イプライン構造を含み、 前記実行処理装置が、ハードワイヤ式命令の前記シーケ
   ンスを実行して、前記シーケンスから、各ハードワイヤ
   式命令に対して、実行すべき前記複数のパイプライン構
   造の１つを決定し、 実行された各命令の前記パイプライン構造が、前記ハー
   ドワイヤ式命令を含む前記複数のシーケンスのそれぞれ
   で異なる最小数の前記セクションを有し、 前記複数のシーケンスのそれぞれに対する前記ハードワ
   イヤ式命令のそれぞれの前記最小数のセクションの前記
   実行により、パイプライン構造の未使用セクションが除
   去される、 データ処理システム。
2. （２）実行処理装置と命令事前処理装置によって、命令
   バスを介して第１記憶装置からハードワイヤ式命令のシ
   ーケンスを受け取るステップ、 前記実行処理装置が前記ハードワイヤ式命令を受け取っ
   た後で、前記ハードワイヤ式命令を、少なくともその１
   つのグループが記憶データの要件をもつ、少なくとも２
   つのグループに分割するステップ、 前記命令が完全に実行される前に前記グループの少なく
   とも一方のために前記記憶データを検索するステップ、 単一セクション実行期間中に実行される複数のセクショ
   ンを含むパイプライン構造における、複数のパイプライ
   ン構造をもつ前記ハードワイヤ式命令のそれぞれまたは
   複数を実行する第１実行ステップ、 各ハードワイヤ式命令に対して、実行される前記複数の
   パイプライン構造の１つを、前記ハードワイヤ式命令の
   シーケンスから決定するステップ、各ハードワイヤ式命
   令が前記ハードワイヤ式命令を含む前記複数のシーケン
   スのそれぞれで異なる各ハードワイヤ式命令の最小数の
   セクションを有する前記ハードワイヤ式命令の前記パイ
   プライン構造を実行する第２実行ステップ、及び 前記複数のハードワイヤ式命令のシーケンスのそれぞれ
   について前記ハードワイヤ式命令の前記最小数のセクシ
   ョンを実行することにより、パイプライン構造の未使用
   セクションを除去するステップ、 からなる、データ処理システムにおけるハードワイヤ式
   命令の処理方法。