JPH0232424A - 命令処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明の主題はコンピュータ・システムに関し、具体的
には、マルチプロセッサ及びユニプロセッサ・データ処
理システムの命令処理装置において命令処理装置で実行
される１組の命令の実行時間を減少させる技術に関する
。

Ｂ、従来技術とその課題 ］ンピュータ・システムの設計及び開発において、こう
したシステムの性能が重視されつつある。

その性能はしばしば、コンピュータ・システムの命令処
理装置（ＩＰＵ）内で実行される単位時間当りの命令の
数の関数である。したがって、性能を改善するには、Ｉ
ＰＵ内で実行される１組の命令の実行時間を縮小、減少
、または圧縮させなければならない。さらに、コンピュ
ータの能力に対する要求が増大し、コンピュータ設計の
開発サイクルが減少しているので、コンピュータ・シス
テムの設計者は、引き続き代替設計を探し、ある設計と
別の設計の比較検討を行なっている。望ましい設計とは
、以前の設計よりも複雑さが少なく、短い開発スケジュ
ールで完成し、以前の設計に比べて性能が増大するもの
である。従来技術のプロセッサの「パイプライン化」と
いう概念は、コンピュータの性能を増大させた。コンピ
ュータの設計者は現在、コンピュータ・システムの性能
をさらに改善するための他の創意的な技術を開発しつつ
ある。

パイプライン式プロセッサは、処理を連続的に流れさせ
て、各命令の処理時間を最小にするように設計されてい
る。これが実現可能なのは、通常のパイプライン式命令
列の実行に割込みがない場合である。パイプライン方式
への２つの主要な割込みの１つが記憶データに対する依
存性である。

処理を継続する前に記憶サブシステムからデータを要求
し、記憶媒体にアクセスし、データをプロセッサに戻す
のに時間を要する。もう１つの割込みは、分岐によって
生じるものであるが、それは本発明の主題ではない。デ
ータ依存性がすべて解決されない限り、命令は実行でき
ない。命令に対するすべてのデータ・オペランドが利用
可能な場合でさえ、次の命令に進めない。このデータ依
存性の問題を解決するための１つの方法は、順序外れ実
行と呼ばれ、未解決のデータ依存性をもつ命令をセーブ
し、データ依存性の問題が解決された後でそれを実行す
るものである。セーブされた命令及び関連するレジスタ
に後で実行するためのタグが指定される。このデータ依
存性の問題を解決するためのもう１つの方法は、データ
可用性インターロック設計と呼ばれ、必要な記憶データ
が戻されるのを待ってから実行を続行するものである。

しかし、この「データ解決時間」と呼ばれる待ち時間は
、最初にパイプラインを「充填」するときに性能を犠牲
にして支払わなければならないオーバーヘッド時間であ
る。

本発明の目的は、マルチプロセッサ及びユニプロセッサ
・データ処理システム用の改良された命令処理装置（Ｉ
ＰＵ）を提供することである。

Ｃ０課題を解決するための手段 本発明の上記及びその他の目的によれば、マルチプロセ
ッサまたはユニプロセッサ・コンピュータ・システム用
の改良されたＩＰＵは、「データ解決時間」からある時
間増分を差し引くことにより、そこで実行される１組の
命゛令の総実行時間を圧縮する。ある期間中に、ＩＰＵ
が現在Ｎ０ＯＰ命令（無演算命令）を実行中であるため
、ＩＰＵの実行装置は使用されていない。この「データ
解決時間」から時間増分を差し引くのは、、（ＩＰＵが
Ｎ０ＯＰ命令を実行しているので）実行装置が使用され
てないとき、ＩＰＵの実行装置を利用して他の命令を実
行することにより行なわれる。Ｎ００Ｐ命令とは、ＩＰ
Ｕによるその実行中にＩＰＵの実行Ｈ置を使用しない命
令である。通常の命令ストリームには、いくつかのこう
したＮ０ＯＰ命令がある。したがって、ＩＰＵが各Ｎ０
ＯＰ命令を実行しているとき、ＩＰＵの実行装置は使用
されない。通常、命令列中で各Ｎ０ＯＰ命令の後には、
その実行中に実行装置を利用する他の非Ｎ０ＯＰ命令が
続く。したがって、コンピュータ・システムで実行され
る１組の命令の総実行時間を圧縮または減少させるため
の１つの技法は、Ｎ。

ｏＰ命令の実行中にＩＰＵの実行装置を利用して、命令
列中の後続の非Ｎ０ＯＰ命令を実行するものである。Ｎ
０ＯＰ命令がＩＰＵによって実行される度にこの技法を
使用する場合、ＩＰＵで実行される１組の命令の総実行
時間は、従来技術のＩＰＵで実行されるその１組の命令
の総実行時間に比べて減少する。

本発明が適用可能なより詳しい範囲は、以下に示す詳細
な説明から明らかになるはずである。ただし、以下に示
す詳細な説明を読めば、当業者には本発明の精神及び範
囲内の様々な変更及び修正が自明になるはずなので、本
発明の好ましい実施例を示す詳細な説明と具体的な例は
例示にすぎないことを了解されたい。

Ｄ、実施例 第４図に、本発明を適用しうるユニプロセッサシステム
の例を示す。

第４図で、ユニプロセッサ・システムは、記憶制御装置
（ＳＣＬ）１２に接続されたＬ３メモリ１０を含む。記
憶制御装置１２はその一端が統合入出力サブシステム制
御装置１４に接続され、制御装置１４は統合アダプタ及
び単一カード・チャンネル１６に接続されている。記憶
制御装置１２の他端はＩ／Ｄキャッシュ（Ｌｌ）１８に
接続される。キャッシュ１８は、命令キャッシュとデー
タ・キャッシュを含み、「Ｌｌ」キャッシュともいう。

Ｉ／Ｄキャッシュ１８は、命令装置（ＩＵ）、実行装置
（ＥＵ）、制御記憶装置（Ｃ／Ｓ）を含むブロック２０
及びベクトル・プロセッサ（ＶＰ）２２に接続されてい
る。ベクトル・プロセッサ２２は、１９８３年９月９日
付の米国特許出願第５３０８４２号、ｒ高性能並列ベク
トル・プロセッサ（旧ｇｈ　Ｐｅｒｆｏｒｍａｎｃｅ　
Ｐａｒａｌｌｅｌ　ＶｅｃｔｏｒＰｒｏｃｅｓｓｏｒ　
）　Ｊに記載されている。この記載を、引用により本明
細書に組み込む。第４図のユニプロセッサ・システムは
また、マルチシステム・チャネル通信装置２４を含む。

Ｌ３メモリ１０は、２枚のインテリジェント・メモリ・
カードを含む。このカードが「インテリジェント」と形
容されるのは、エラー検査／訂正、拡張エラー検査／訂
正（ＦＣＣ）再生アドレス・レジスタ及びカウンタ、及
びビット予備機能という特定の機能を備えているためで
ある。Ｌ３メモリ１０へのインターフェースは８バイト
幅である。

Ｌ３メモリは記憶制御装置Ｃ３ＣＬ）１２に接続されて
いる。

記憶制御装置１２は、Ｌ３メモリ１０、入出力サブシス
テム制御装置１４及びＩ／Ｄキャッシュ１８に対するア
クセスを仲裁する３つのバス・アービタを含む。記憶制
御装置はさらに、データを求めてＩ／Ｄキャッシュ１８
（Ｌｌキャッシュとも呼ばれる）を探索することを担当
するディレクトリを含む。データがＬｌキャッシュ１８
にあるがそのデータが古くなっている場合、記憶制御装
置１２はＬ１キャッシュ１８内の古くなったデータを無
効にして、入出力サブシステム制御装置１４がＬ３メモ
リ１０のデータを更新できるようにする。その後、命令
／実行装置２０は、Ｌ３メモリ１０から更新されたデー
タを獲得しなければならない。記憶制御装置１２はさら
に、入出力サブシステム制御装置１４からＬ３メモリ１
０に入力されるデータ及び命令／実行装置２０からＬ３
メモリ１０に入力されるデータをバッファする複数のバ
ッファを含む。命令／実行装置２０に関連するバッファ
は、順次動作などいくつかの形式の命令に対して、−時
に８バイトの項目を作成できる２５６バイトの行バッフ
ァである。この行バッファは、−杯のとき、Ｌ３メモリ
へのデータ・ブロック転送を行なう。したがって、メモ
リ動作は、多数の個別記憶動作からより少数の行転送へ
と減少する。

Ｉ／Ｄキャッシュ（Ｌｌ）１８は、それぞれ１６にバイ
ト・キャッシュである；記憶制御装置１２とのインター
フェースは８バイト幅である。すなわち、記憶制御装置
１２からのインページ動作は、８データ転送サイクルか
かる。データ・キャッシュ１８は、「ストアスルー」型
キャッシュであり、命令／実行装置２０からのデータが
Ｌ３メモリに記憶され、かつ対応する古くなったデータ
がＬ１キャッシュ１８にない場合、そのデータはＬ１キ
ャッシュに入力されず記憶されない。この動作を支援す
るため、最高８個の記憶動作をバッファすることができ
るし１データ・キャッシュ１８を備えた「記憶バッファ
」が設けられる。

ベクトル・プロセッサ（ＶＰ）２２は、データ・キャッ
シュ１８に接続されている。ベクトル・プロセッサ（Ｖ
Ｐ）２２は、命令／実行装置２０から記憶制御装置１２
に入るデータ・フローを共用するが、その動作中は、命
令／実行装置２ｏによるデータの取出しのための記憶制
御装置１２へのアクセスを禁止する。

統合入出力サブシステム制御装置１４は、８バイト・バ
スを介して記憶制御装置１２に接続されている。Ｉ１０
サブシステム制御装置１４は、Ｉ１０サブシステム制御
装置１４からのデータを記憶制御装置１２と同期させる
のに使用する３つの６４バイト・バッファを含む。すな
わち、命令／実行装置２０と入出力サブシステム制御装
置１４は異なるクロックで動作し、この２つのクロック
の同期は３つの６４バイト・バッファ構造によって実現
される。

マルチシステム・チャネル通信装置２４は、チャネル・
アダプタへの４ポート・チャネルであり、システムの外
部に実装されている。

第２図に、本発明を適用しうるマルチプロセッサシステ
ムの例を示す。

第２図で、Ｌ３メモリＩＯＡ／ＩＯＢの対は、バス切替
え装置（ＢＳＵ）２６に接続されている。

ＢＳＵ２６はＬ２キャッシュ２ＥｉＡを含む。ＢＳＵ２
６は統合入出力サブシステム１４、共用チャネル・プロ
セッサ２８、及び３つのプロセッサに接続される。３つ
のプロセッサとは、Ｉ／Ｄキャッ、シュ１８Ａと命令／
実行装置／制御記憶装置２０Ａを含む第１のプロセッサ
、Ｉ／Ｄキキッシュ１８Ｂと命令／実行装置／制御記憶
装置２０Ｂを含む第２のプロセッサ、及びＩ／Ｄキャッ
シュ１８Ｃと命令／実行装置／制御記憶装置２０Ｇを含
む第３のプロセッサである。Ｉ／Ｄキャッシュ１８Ａ１
１８Ｂ、１８Ｃのそれぞれを「Ｌｌ」キャッシュと呼ぶ
。ＢＳＵ２６のキャッシュは、Ｌ２キャッシュ２６Ａと
呼び、主記憶装置１０Ａ／１０ＢはＬ３メモリと呼ぶ。

ＢＳＵ２Ｂは、３つのプロセッサ１８Ａ／２ＯＡ１１８
Ｂ／２０Ｂ及び１８Ｇ／２０Ｃ，２つのＬ３メモリ・ボ
ートＩＯＡ／ＩＯＢ、２つの共用チャネル・プロセッサ
２８及び統合入出力サブシステム制御装置１４に接続さ
れている。ＢＳＵ２６は、３つのプロセッサのそれぞれ
からＬ３メモリへの要求や入出力サブシステム制御装置
１４または共用チャネル・プロセッサからの要求などの
処理すべき要求の優先順位を決定する回路、インターフ
ェースを動作させる回路、及びＬ２キャッシュ２６Ａに
アクセスする回路を含む。Ｌ２キャッシュ２６Ａは「ス
トアイン」型キャッシュであり、データを変更するため
にＬ２キャッシュにアクセスする動作が、Ｌ２キャッシ
ュに存在するデータをも変更しなければならないことを
意味する（この法則の唯一の例外として、その動作が入
出力サブシステム制御装置１４から発する場合、及びデ
ータがＬ２キャッシュ２６ＡにはなくＬ３メモリ１０Ａ
／１０Ｂにしか存在しない場合、データはＬ２キャッシ
ュでは変更されずＬ３メモリでのみ変更される）。

ＢＳＵ２８とＬ３メモリＩＯＡ／ＩＯＢの間のインター
フェースは、第４図の単一８バイト・ボートの代わりに
、２つの１６バイト線／ポートを含む。ただし、第１図
のメモリ１０は、第２図のメモリ・カードＩＯＡ／ＩＯ
Ｂと同じである。第２図の２枚のメモリ・カードＩＯＡ
／ＩＯＢは並行にアクセスされる。

共用チャネル・プロセッサ２８は、２つのボートを介し
てＢＳＵ２６に接続されている。各ボートは８バイト・
インターフェースである。共用チャネル・プロセッサ２
８はＢＳＵ２Ｂから独立した周波数で動作し、ＢＳＵ内
のクロックは、記憶制御装置１２と第４図の統合入出力
サブシステム制御装置１４の間のクロック同期と同様な
方式で共用チャネル・プロセッサ２８のクロックと同期
される。　以下の諸般では、第４図を参照して第４図ノ
ユニプロセッサシステムの動作の機能的説明を行なう。

普通、命令は命令キャッシュ（ＬＬキャッシュ）１８中
に存在し、実行されるのを待つ。命令／実行装置２０は
、ＬＬキャッシュ１８内に配置されたディレクトリを探
索して、典型的な命令がそこに記憶されているかどうか
を判定する。命令がＬ１キャッシュ１８に記憶されてい
ない場合、命令／実行装置２０は記憶制御装置１２に対
する記憶要求を生成する。命令のアドレス、または命令
を含むキャッシュ行が、記憶制御装置１２に送られる。

記憶制御装置１２は、Ｌ３メモリ１０に接続されたバス
へのアクセスを調停スル。

最終的には、命令／実行装置２０からの要求は、Ｌ３メ
モリ１０に送られる。この要求は、命令／実行装置２０
へ転送するためにＬ３メモリの行を取り出すよう指示す
るコマンドを含む。Ｌ３メモリはその要求をラッチし、
復号し、その命令が記憶されるメモリ・カードの位置を
選択し、数サイクルの遅延後に、命令が８バイトずつＬ
３メモリから記憶制御装置１２に送られる。命令は次い
で記憶制御装置１２から命令キャッシュ（Ｌｌキャッシ
ュ）１８に送られ、そこで−時的に記憶される。

命令は、命令キャッシュ１８から命令／実行装置２０内
の命令バッファに再び送られる。命令は、命令装置２０
内の復号器によって復号される。その命令を実行するた
めにオペランドが必要な場合がよくある。オペランドは
メモリ１０中にある。

命令／実行装置２０が、データ・キャッシュ１８中のデ
ィレクトリを探索する。データ・キャッシュ１８のディ
レクトリ中でそのオペランドが見つからない場合、命令
キャッシュ・ミスに関して上記に述べた通りの方式で、
Ｌ３メモリ１０にアクセスする別の記憶アクセスが命令
／実行装置２０から出される。オペランドはデータ・キ
ャッシュに記憶され、命令／実行装置２０はそのオペラ
ンドを求めてデータ・キャッシュ１８を探索する。その
命令がマイクロコードを使用する必要がある場合、命令
／実行装置２０は命令実行装置２０カードに存在するマ
イクロコードを使用する。入出力動作を実行する必要が
ある場合、命令／実行装置２０は、命令キャッシュ１８
に存在する入出力命令を復号する。情報は、Ｌ３メモリ
１０の命令実行から分離された補助部分に記憶されてい
る。この時点で、命令／実行装置２０は、こうした情報
がＬ３メモリに記憶されていると統合入出力サブシステ
ム制御装置１４に伝え、入出力サブシステム制御装置１
４のプロセッサは情報を取り出すためＬ３メモリ１０に
アクセスする。

以下の諸般では、第２図を参照して第２図のマルチプロ
セッサシステムの動作の機能的説明を行なう。

第２図で、２ＯＡ１２０Ｂまたは２０Ｃのうちの１つで
ある特定の命令／実行装置は、ある要求を必要とし、所
期の命令を求めて、１８Ａ、１８Ｂまたは１８Ｃのうち
の１つである自己のＬ１キャッシュを探索するものと仮
定する。さらに、所期の命令はＬ１キャッシュには存在
しないと仮定する。次いで、その特定の命令／実行装置
は、そこに配置されたＬ２キャッシュを探索するため、
ＢＳＵ２６へのアクセスを要求する。ＢＳＵ２８は、命
令／実行装置２ＯＡ１２０Ｂまたは２０Ｃのそれぞれと
共用チャネル・プロセッサ２８及び統合入出力サブシス
テム制御装置１４から要求を受は取るアービタを含み、
アービタは一時にこれらの装置のうちの１つにアクセス
を許可する。特定の命令／実行装置（２ＯＡ−２０Ｃの
うちの１つ）がＬ２キャッシュ２６Ａを探索するための
ＢＳＵへのアクセスを許可されると、その命令／実行装
置は、所期の命令を求めてＢＳＵ２ｅ内に配置されたＬ
２キャッシュ２６Ａのディレクトリを探索する。所期の
命令がＬ２キャッシュで見つかると仮定する。その場合
、所期の命令が、その特定の命令／実行装置に戻される
。所期の命令がＬ２キャッシュ内にないことがそのディ
レクトリによって示される場合、所期の命令に対する要
求が、１０ＡまたはＩＯＢのうちの１つであるＬ３メモ
リに対して行なわれる。所期の命令がＬ３メモリにある
場合、それは直ちに一時に１６バイトずつＢＳＵ２Ｅ３
に送られ、特定の命令／実行装置（２０Ａ−２０Ｃの１
つ）にバイパスされ、同時にＢＳＵ２８のＬ２キャッシ
ュ２８Ａに記憶される。

ＢＳＵ内に存在する追加の機能は、マルチプロセッサ・
システム内の記憶の整合性に関する法則に関するもので
ある。たとえば、特定の命令／実行装置２０Ｃ（ｒプロ
セッサ」２０Ｃとも呼ばれる）がデータを変更したとき
、そのデータが、複合体中の他のすべての命令／実行装
置または「プロセッサＪ　２ＯＡ１２０Ｂに見えるよう
にならなければならない。プロセッサ２０ＣがそのＬ１
キャッシュ１８Ｃに現在記憶されているデータを変更す
る場合、その特定のデータの探索が、ＢＳＵ２６のＬ２
キャッシュ・ディレクトリ２８Ａで行なわれる。

見つかった場合、そのデータはＬ１キャッシュ１８Ｃで
の変更を反映するように変更される。さらに、他のプロ
セッサ２ＯＡと２０Ｂが、現在Ｌ２キャッシュ２ＢＡ中
に存在する変更された正しいデータを見ることができ、
そのＬ１キャッシュ１８Ａと１８Ｂに存在する対応する
データを変更することができる。問題のプロセッサ２０
Ｇは、他のプロセッサ２ＯＡと２０Ｂがその対応するデ
ータを適宜変更する機会を得るまで、そのデータに再ア
クセスできない。

第３図に、Ｌ１キャッシュ１８Ａ−１８Ｃ，Ｉ装置／Ｅ
装置／制御記憶装置２ＯＡ−２０Ｇ及びベクトル・プロ
セッサ２２Ａ−２２Ｃのより単純化した構成を示す。第
３図で、Ｌ１キャッシュはそれぞれ、命令キャッシュ装
置（ＩＣＵ）１８−１及びデータ・キャッシュ装置（Ｄ
ＣＵ）１８−２を含む。本発明の命令処理装置（ＩＰＵ
）（第２図ないし第４図ではＩ装置／Ｅ装置／制御記憶
装置２ＯＡ−２０Ｇと呼ぶ）は、浮動小数点装置（ＦＰ
Ｕ）２０−５、制御記憶装置（Ｃ８Ｕ）２０−１、命令
事前処理装置（ＩＰＰＵ）２０−３及び実行処理装置（
ＥＰＵ）２０−４を含む。ＤＣＵ　１８−２！ｔ、ＶＰ
ババスＶＰＢＵＳ）ｔ−介しテヘクトル処理装置（ＶＰ
Ｕ）２２Ａ−２２Ｃに接続されている。第３図の固定小
数点実行装置２０−４は実行処理装置（ＥＰＵ）２０−
４で代表されている。ＩＣＵ１８−１及びＤＣ０１８−
２は、浮動小数点装置（ＦＰＵ）２０−５に接続されて
いる。第３図の制御記憶装置（Ｃ８Ｕ）２０−１は、制
御記憶装置（ＣＳ　Ｕ）である。

第１図に、第３図のＥＰＵ２０−４内に配置された本発
明を実施するための命令スタック（ＩＳ）を示す。

第１図で、ＥＰＵ２０−４は命令スタック（ＩＳ）２０
−４Ａを含み、ｌ５２０−４Ａは、命令列、すなわち、
ｌＲ３０に接続されたスルタック１と２及びスタック３
から成る命令待ち行列３３から１つの命令を受は取るよ
うに命令バスに接続された命令レジスタ（ＩＲ）３０を
含む。スタック３からＥＰＵ２０−４で実行される命令
を表す出力が生成される。スタック３中の命令は通常、
実行中のものである。しかし、またｌＲ３０のスタック
１及びスタック２から別の出力がゲートされる。

したがって、ｌＲ３０のスタック１またはスタック２中
のどの命令もスタック３中の命令の代わりに実行するこ
とができる。

命令は、記憶装置から直接ＥＰＵ２０−４で受は取られ
、命令スタックｌ５２０−４Ａにセーブされる。ｌ５２
０−４Ａは、復号し実行すべき命令をセーブ（記憶）す
る命令レジスタ（ＩＲ）３０を含む。必要な記憶データ
が得られるまで実行できない命令もある。ＲＸタイプの
命令を含む命令は、オペランドと実行論理が準備できる
まで命令待ち行列（スタック１と２）にセーブ（記憶）
される。命令待ち行列は、命令事前処理速度をＥＰＵの
実行速度と一致（緩衝）させるために使用される。ｌＲ
３０は、有効ビットｖを含む。有効ビットは、有効な命
令がｌＲ３０に提示されていることを示す命令バスによ
って１にセットされる。

命令待ち行列のスタック１−３はそれぞれ有効ピッ）Ｖ
ｌ、Ｖ２及びＶ３も含む。を効ビットｖ１、Ｖ２及びＶ
３は、その命令がＥＰＵによる実行を必要としているも
のであるかどうかを指示する。

第１図で、ｌＲ３０１命令スタツクのスタック１と２、
及び命令スタックのスタック３から個別の出力線が出て
いることに留意されたい。各出力線は実行装置（ＥＰＵ
）のＡ−ＬＵ部分に接続されている。その結果、ＩＲに
入れられた命令が直接実行され、スタック１中の命令が
直接実行され、スタック２中の命令が直接実行され、あ
るいはスタック３中の命令が直接実行される。

第６図に、第１図の新規な命令スタックを制御するため
の制御ラッチを示す。制御ラッチＣ１と０２は、それが
スタック２または１を実行するのに好都合なとき、それ
ぞれスタック２及び１をアセンブラ３４にゲートする。

同様に、ゲート４８は、すべてのを効ビットｖ１、ｖ２
及びｖ３がオフ（ゼロ）のとき命令レジスタｌＲ３０を
ゲートするために、スタック１．２及び３から、命令が
命令レジスタｌＲ３０から直接実行されるのでスタック
は不要なことを示す有効ビットｖ１、ｖ２、Ｖ３を受は
取る。

以下の諸般では、第１図、第３図、第５図及び第６図を
参照して実行処理装置（ＥＰＵ）２０−４とその中に配
置された新規な命令スタックを含む、本発明の第３図の
新規な命令処理装置（ＩＰＵ）の機能的説明を行なう。

第３図に示した本発明のＩＰＵは、命令事前処理装置（
ＩＰＰＵ）と実行装置（ＥＰＵ）から構成されている。

ＥＰＵは、命令の実行を担当する。

ＥＰＵ２０−４は、汎用レジスタ（ＧＰＲ）　、演算論
理機構（ＡＬＵ）　、ＣＩ−テート（Ｒｏｔａｔｅ）（
ＲＭＵ）及び条件コード論理回路を含む。

命令事前処理装置は、記憶データ・オペランド要求、争
奪及びインターロックの検出、及び全体的バイブライン
制御を担当、している。

マイクロコードなしにハードウェアによって完全に処理
され実行される命令は、ハードワイヤ式命令と呼ばれる
。本発明のＩＰＵ（または「プロセッサ」）の設計に使
用されるハードワイヤ式命令用の通常のパイプライン構
造は、７つのセフシロンから構成される。

ＩＲＡＤＦＥＷ ＋−−−十一自−＋−−−＋−−＋４＋＋＋＋・＋−＋
−−−ただし、 ■は命令取出し Ｒは命令コード復号及びＧＰＲ／ＬＳ読取りＡは記憶ア
ドレス計算 りはＴＬＢ及びディレクトリ・アクセスＦはデータ・キ
ャッシュ・アクセス Ｅは実行 ＷはＧＰＲ／ＬＳ更新である。

理想的な状態では、これらのセフシロンはそれぞれ１マ
シン・サイクルで完了する。しかし、すべてのハードワ
イヤ式命令が上記の動作のすべてを必要とするわけでは
ない。様々なハードワイヤ式命令の実行中に実際、様々
なマシン・サイクル数が消費され、様々なパイプライン
列が利用される。したがって、このプロセッサに対する
最高の「性能」を実現するには、新しいハードワイヤ式
命令の実行を、マシン・サイクルごとに（順次命令処理
モードで）開始しなければならない。「性能」の語は「
スループット」と同義である。これは、サイクル当りの
命令の数、すなわち、１マシン・サイクルで完了される
命令の数を記録することによって測定される。この測定
値は、命令のバッチまたはプログラムがプロセッサで処
理されるときに得られる平均の数であり、命令のバッチ
またはプログラムを完了するのに要するマシン・サイク
ル数の逆数である。マシン・サイクル数が小さいほど、
「性能」すなわち「スループット」は向上する。

本明細書では、Ｎ０ＯＰ命令とは、ＥＰＵからの「能動
関与」を必要としないものである。ＥＰＵの「能動関与
」という語は、ＥＰＵの加算器、桁送り器、または条件
コード論理回路あるいはそれらの組合せが関与すること
を言う。ただし、外部データを入力レジスタで受は取る
動作は、「能動関与」とは見なされない。

パイプライン式プロセッサは、処理を継続的に流れさせ
、各命令の処理時間を最小にするように設計されている
。これが実現されるのは、正常のバイブライン命令列の
実行中に割込みがない場合である。バイブライン方式へ
の２つの主要な割込みのうちの１つが記憶データ依存性
である。処理を続行する前に記憶サブシステムからデー
タを要求し、記憶媒体にアクセスし、データをプロセッ
サに戻すために時間を要する。もう１つの割込みは分岐
によって生じるものであるが、それは本発明の主題では
ない。

データ依存性がすべて解決されない限り、命令は実行で
きない。この命令に対するすべてのデータ・オペランド
が利用可能な場合でさえ、次の命令に進めない。このデ
ータ依存性の問題を解決するための１つの方法は、デー
タ可用性インターロック設計と呼ばれ、解決すべき記憶
データを待ってから、実行を続行するものである。上記
の命令待ち行列は、同じ命令バッチの期間中この記憶ア
クセス・オーバーヘッドを最小にする。この待ち行列に
より、ＥＰＵが停止されてデータ・オペランドを待って
いる間に命令事前処理を継続することが可能となる。同
時に、この設計は、命令が最初に指名されたのと同じ順
序で命令実行を維持する。

しかし、「データ解決時間」は、最初にパイプラインを
「充填」するときに支払わなければならないオーバーヘ
ッド時間である。

本発明のＩＰＵは、「データ解決時間」　（オペランド
が記憶装置からシークされている間の待機時間）からあ
る時間増分を差し引いて、ＩＰＵの実行装置で実行され
る１組の命令の総実行時間を圧縮することにより、上記
のデータ可用性インターロック設計に改良を加えるもの
である。この差弓きは、実行装置が通常使用されてない
時にそれを使用することにより行なわれる。Ｎ０ＯＰ命
令の実行中にはＩＰＵの実行装置は使用されず、Ｎ０ｏ
ｐ命令は第３図のＩ　ＰＰＵ２０−３で実行される。命
令ストリーム列中の次の命令は、実行装置を使用する必
要があるが、以前のＮ０ＯＰ命令の実行が完了するまで
待たなければならない。本発明の改良されたＩＰＵによ
ると、ＩＰＰＵが前のＮ０ＯＰ命令を実行しているとき
に次の命令が実行装置を利用す、ることかできる。した
がって、次の命令の実行が、以前に予想されたより１サ
イクル早く完了する。こうして、命令ストリーム全体の
実行時間が「圧縮される」。

ＩＰＵで実行される命令ストリームの総経過実行時間を
短くする方法はいくつかある。

１、データ検索時間をカットする。

２、実行時間とデータ検索時間をオーバーラツプさせる
。

３、実行時間をカットする。

本発明の改良されたＩＰＵの目的は、ＩＰＵの実行装置
で実行される１組の命令の実行時間をカットすることで
ある。

Ｎ０ＯＰ命令は、実行中に、ＩＰＵのプロセッサ論理の
大半を利用しない。したがって、Ｎ００Ｐ命令の実行中
に後続の他の命令がこのプロセッサ論理を使用できる場
合、命令ストリームの総実行時間を減らすことができる
。たとえば、Ｎｏ０Ｐ命令と呼ばれるある一般的な命令
のグループは、活動実行段階を必要としないもので、ロ
ード、ロード・ハーフ、ロード・アドレスの各命令がそ
れに含まれる。これらの命令は外部装置からデータを検
索し、指定されたレジスタを受は取ったデータで更新す
る。外部装置には、記憶サブシステム、アドレス処理論
理機構、またはＥＰＵ自体以外の任意の機能ユニットが
含まれる。ＥＰＵの中心（加算器、桁送り器、条件コー
ド論理回路、他のデータ処理論理回路）は、こうしたＮ
０ＯＰ命令の実行中には不要である。これらの命令は第
３図に示す中央演算処理装置のＩ　ＰＰＵで実行される
。

性能を測定するのに使用される代表的な追跡プログラム
は、１７％のロード命令、５％のロード・アドレス命令
及び２．５％のロード・ハーフ命令を含む。したがって
、追跡プログラムの命令のうち合計１７＋５＋２．５＝
２４．５％が、Ｎ０ＯＰ命令である。したがって、総実
行時間の２４゜５％のＮ０ＯＰ命令が実行されている間
中、ＩＰＵのＥＰＵは使用されない。このＥＰＵ遊休時
間が後続の命令の実行時間と組合せ可能である場合、後
続の命令の実行を１サイクル早く開始させることができ
る。言い換えれば、ＩＰＵによって実行されるプログラ
ム中の各Ｎ０ＯＰ命令（ＩＰＵがいわゆる「スタック」
または「待ち行列」モードにある間）ごとに１マシ、ン
・サイクルが削減される。

以下の命令列を考える。

Ａ　　Ｒ２、（ＬＯＧ） Ｌ　　Ｒ４、ＬＯＯＰＣＮＴ ＡＲＲ５、Ｒｅ これらの命令の最初のものはＥＰＵ中でのＲＸ命令の実
行、第２のものはＮ０ＯＰ命令、第３のものはＲＸ命令
より短い実行時間しか必要としないＲＲ命令と見なされ
る。

従来技術の命令スタックを用いて、この命令列のタイミ
ング図を以下に示す。

Ａ　Ｒ２、（ＬＯＧ） ＡＤＦＥＷ ＋　−−−＋　−−−＋　−−−＋　−−−＋　−−−
＋　−−−＋　−−一◆−−Ｌ　　Ｒ４、ＬＯＯＰＣＮ
ＴＡＤＦＷ ＋　−−−＋　−−−＋　−−−＋　−−−＋　−−−
＋　−−−＋　−−一◆−−ＡＲＲ５、Ｒ２ＨＥＷ 本発明による第１図の命令スタックを用いて、この命令
列のタイミング図を、以下に示す。

十−−−辛−−−−−−＋−−一　Ａ　　Ｒ２、（ＬＯ
Ｇ）ＡＤＦＥＷ ＋　−−−＋　−−−＋　−−−＋　−−−＋　−−−
＋　−−−＋　−−−◆−−Ｌ　　Ｒ４、ＬＯＯＰＣＮ
ＴＡＤＦＷ ＋　−−−＋　−−−＋　−−−＋　−−−＋　−−−
＋　−−−＋　−−一中一−ＡＲＲ５、Ｒ２ＨＥＷ 前者のタイミング図では、マシン・サイクル６の間に、
実行装置ｒＥＪは使用されておらず（ＩＰＵは頭字語ｒ
ＷＪで示したＧＰＲ／ＬＳ更新を実行スる）、マシン・
サイクル７の間に、実行装置ｒＥＪは命令ＡＲＲ５、Ｒ
６を実行するのに使用されている。しかし、後者のタイ
ミング図では、マシン・サイクル６の間に、実行装置ｒ
ＥＪは遊休であるため、後続の命令ＡＲＲ５、Ｒｅを実
行するのに使用され、同時に、ＩＰＵは、頭字語ｒＷＪ
で示した前の命令、ＧＰＲ／ＬＳ更新を実行している。

上記のような機能を実施するには、単一人力／複数出力
（ＳＩＭＯ）命令スタック（命令待ち行列）が必要であ
る。さらに、命令待ち行列中の命令のフローを制御する
ための制御回路も必要である。

第１図で、本発明のＩＰＵ２０のＥＰＵ２０−４内に配
置された新規な命令スタック２Ｏ−４Ａが示されている
。上記のように、この新規なスタック２Ｏ−４Ａは、命
令レジスタｌＲ３０及び命令待ち行列３３を含む。命令
待ち行列３３はスタック１ないし３を含み、通常はスタ
ック３に実行される命令が含まれている。スタック３は
、命令スタック２Ｏ−４Ａから通常実行される命令を表
す出力をもつ。しかし、ｌＲ３０１スタツク１、及びス
タック２がそれぞれ別々の出力をもつことに留意された
い。したがって、ｌＲ３０、スタック１またはスタック
２中の命令が、スタック２中の命令の代わりに実行でき
る。各出力は、汎用レジスタ（ＧＰＲ）にアクセスし、
ＥＰＵ中の実行論理回路及び条件コード論理回路を案内
するための局所制御信号を生成するのに使用される命令
を表す。

通常の命令スタック３３は、単一人力単一出力構成をも
つ（新しい命令が入力端に入り、そのスタック中の最古
の命令が出力端から実行される）。

命令は、それらがＥＰＵが受は取ったのと同じ順序で実
行される。第４図の単一人力複数出力式命令スタックは
、すべてのレベルが出力に利用できる意思外は、上記に
示した通常の命令スタックと同じである。−時にこれら
の出力のうちの１つだけがＥＰＵによって使用される。

Ｒｘタイプの命令は、オペランドとして記憶データを必
要とし、スタック３３にセーブされる。ＲＲタイプの命
令は、オペランドとして記憶データを必要とせず、Ｒｘ
タイプの命令より早く完了できる。しかし、「スタック
・モード」で動作するときは、命令の正確な実行順序を
保証するために、ＲＸ命令に続＜ＲＲタイプの命令もそ
のスタックにセーブされ、後でスタックの出力で実行さ
れる。

「スタック・モード」とは、ＥＰＵが出力信号りを介し
てスタック３の出力から命令を実行するときの状態であ
る。第１図のスタックで無効な命令しかなく、命令レジ
スタ３０（スタック１、スタック２、スタック３）にＲ
Ｘ命令がない（すなわち、Ｎ０ＯＰ命令だけの）とき、
ＥＰＵ２０−４は「スタック・モード」から「非スタッ
ク・モード」に切り替わる。「非スタック・モード」の
とき、命令は、エネーブル信号Ａを介してｌ５２０−４
Ａの命令レジスタ（ＩＲ）から実行される。「可変スタ
ック・モード」というものがある。「可変スタック・モ
ードｊ中には、ＲＲタイプの命令が、エネーブル信号Ｂ
を介してスタック１の出力（スタック２と３が共にＮ０
ＯＰ命令を含むとき）から、またはエネーブル信号Ｃを
介してスタック２の出力（スタック３がＮ０ＯＰ命令を
含むとき）から実行される。

ＩＲは、バスからの命令を有効なものとして識別する有
効ビットＶを含む。スタック１は有効ピッ）Ｖｌを含み
、スタック２は有効ビットｖ２を含み、スタック３は有
効ビットｖ３を含む。有効ビットｖ１、ｖ２、ｖ３は、
関連するレジスタ／スタック中の命令が実行装置（ＥＰ
Ｕ）の使用を必要とするものであるかどうかを判定する
のに使用される。その命令がＥＰＵの使用を必要としな
いものである（ＮＯＯＰ命令である）場合、有効ビット
Ｖ１、ｖ２、ｖ３は、第５図に示す復号論理回路４１．
４６．４７によってオフ（０）にセットされる。その命
令がＥＰＵの使用を必要とする（Ｎ００Ｐ命令でない）
場合、有効ビットｖ１、Ｖ２、Ｖ３はこの復号論理回路
によってオン（１）にセットされる。ｌ５２０−４Ａが
受は取った命令が、有効なハードワイヤ式命令でないと
命令バスにより判定された場合、それは無効命令であり
、その無効命令に関連する有効ビットｖ１、ｖ２または
ｖ３はオフ（０）になる。を効ビットは、第５図に示す
制御ラッチの出力に応じてセットまたはリセットされる
。非スタック・モードでは、ｌ５２０−４ＡのＩＲ中の
有効ビットＶの値が、ｖｌ、ｖ２またはｖ３に伝播でき
ない。可変スタック・モード（以下でより詳しく定義す
る）中には、命令レジスタ中の有効ビットＶの値だけが
、命令待ち行列の深部に（すなわち、第５図の制御ラッ
チに応じてｖｌ、ｖ２またはｖ３まで）伝播して、その
スタックの各レベルの有効非Ｎ０ＯＰ命令を識別するこ
とができる。

第６図に、第１図のＩ　８２０−４Ａの命令待ち行列中
の命令フローを制御するのに利用される制御論理回路を
示す。この制御論理回路は、２つの制御ラッチ、制御ラ
ッチＣ１と０２を含む。各制御ラッチは、命令待ち行列
中のスタックの１つのレベルを制御する。すなわち、第
６図の制御ラッチＣ１は第１図の命令待ち行列のスタッ
ク２をゲートし、制御ラッチＣ２は命令待ち行列のスタ
ック１をゲートする。これらの制御ラッチＣ１と０２は
、プログラム中の命令の履歴及び現在の命令状況に基づ
いてセット及びリセットされる。

第１図のアセンブラ３４は、複数の入力、すなわち命令
レジスタ３０の出力または命令待ち行列からのスタック
・レベル１．２または３のいずれかを受は取る。

通常の動作では、命令レジスタ３０中の最初の命令が、
ＥＰＵが演算動作を実行することを必要とするＲＸ命令
として復号されるまで、命令待ち行列は使用されない。

第６図に示す復号器５３は、第５図の当該の制御論理回
路４１によってＲＸ命令の存在を検出する。これは、ス
タック１のＶ１ビットを有効ビットにセットする効果を
もつ。この状況の下で命令レジスタ３０に関連するｖビ
ットを含むラッチ４０からのＶビットを復号ＲＸとＡＮ
Ｄすることによって、ラッチ４２がセットされる。

こうして最初のＲＸ命令の存在が復号されると、■１ビ
ットがセットされ、命令がスタック３３に入り、完全ス
タック・モードに入る。次にＲＸ命令がスタック・レベ
ル３に到達するまで、すべての命令がスタック中を伝播
する。

以下の命令がそれぞれ検査されて、それがＮ。

ＯＰ命令であるかそれとも非Ｎ０ＯＰ命令か、すなわち
、ＥＰＵによる実行を必要とするＲＸまたはＲＲ命令で
あるかどうかが判定される。

最初のＲＸ命令は、スタック・レベル中をスタック３ま
で伝播し、各場合に、命令がそれぞれスタック２と３に
到達したとき、当該の有効ビットｖ２、ｖ３が１にセッ
トされる。

ＡＮＤゲート４８と４７は、前のスタックからの命令を
検査し、以前のスタック命令がＶ２またはｖ３まで伝播
されたとき、スタック２または３中に存在する命令がＮ
０ＯＰまたは非Ｎ０ＯＰ命令かどうかをラッチ４３と４
４が確実に識別できるようにするためにセットされる。

最初のＲＸ命令が検出されるまで、命令レジスタ３０は
、第８図で生成される論理信号Ａによってアセンブラ３
４にゲートされる。この非スタック・モートは、ＲＲ命
令及びＩＲレジスタ３ｏにロードされるＮ０ＯＰ命令を
含めて各命令を実行するのに利用される。最初のＲＸ命
令が復号論理回路５３によって復号され、ラッチ４２に
よって識別されたとき、スタック・モードが始まる。

ＲＸ命令の存在を検出することによってスタック・モー
ドに入ると、スタック・モードが利用され、スタック・
レベル３．２または１のうちの１つがエネーブル信号Ｂ
、ＣまたはＤの制御の下でアセンブラ３４にゲートされ
る。通常、最初のＲＸ命令が復号された後、スタック３
にある命令だけが、ＥＰＵ２０−４の一部としてのＥＰ
Ｕプロセッサ３５により実行される。すなわち、最初の
ＲＸ命令がスタック３に到達すると、スタック３中のこ
の命令に関連する有効ビットＶ３の検出により実行され
る。

後続の命令がスタック１．２．３を含む命令待ち行列中
を伝播するにつれて、Ｎ０ＯＰ命令が、ＥＰＵ３５が実
行に必要でないスタック３に最初に到達したとき、その
有効ビットｖ３が０にセットされる。スタック１または
２も命令レジスタ３０もＲＸ命令を含まないと第６図の
制御論理回路によって判定された場合に、次のＲＲ命令
を含む次に高位のスタック・レベル、すなわちスタック
２または１が、第６図に示す制御論理回路によって使用
可能になる。この実施例の制御論理回路は、ＲＸ命令が
任意のスタック・レベルまたは命令レジスタ３０にある
と判定された場合、スタックを完全スタック・モードに
維持する。出力Ｃが使用可能になるのは、スタック２の
命令が有効なＲＲ命令で、スタック１または命令レジス
タ３０がＲＸ命令を含まないときである。スタック２の
命令もＮ０ＯＰ命令であることがビットｖ２によって判
定された場合、出力Ｂは第６図の回路によって使用可能
になり、スタック１がＲＲ命令を含む場合、スタック１
をＥＰＵ３５による実行のためアセンブラ３４に提示す
ることが可能となる。もちろん、エネーブル信号Ｂが生
成されるのは、スタック１の命令に関連するｖ１ビット
が１にセットされて、実行を必要とする非Ｎ０ＯＰ命令
がスタック１にあり、その命令がＲＲ命令であることを
示す場合だけである。

スタック１．２及び３のすべてがＮ０ＯＰ命令を含む場
合、第８図のＮＯＲゲート４８は、命令レジスタ３０か
らの出力がその後のすべての実行に使用される、すなわ
ち非スタック・モードで動作することを示す、エネーブ
ル信号Ａを生成する。

この非スタック・モードは、次のＲＸ命令が命令レジス
タ３０で検出されるまで継続する。すなわち、実行装置
３５と命令フローの速度を一致させるために通常使用さ
れる命令待ち行列３３を使用せずに、非Ｎ０ＯＰ並びに
ＲＲ命令を連続してアセンブラ３４に提示することがで
きる。

第６図ではさらに２つの制御ラッチ４θと５０が示され
ている。これらの制御ラッチは、復号回路５１と５２に
も接続されている。復号器５３は、生成された各命令が
ＲＸであるか否かを判定するために命令レジスタ３０に
接続されている。命令Ｌ／シスタ３０が復号されて、い
つでもＲＸ命令を含むことが判明した場合、ＲＸ命令が
レベル３に到達して実行されるまで、命令待ち行列はス
タック・モードのままとなり、あるいはスタック・モー
ドに変わる。第６図の論理回路５Ｌ５２は、ラッチ４９
と５０の両方をリセット状態に保持して、レベル３のＲ
Ｘ命令が実行される前に別のＲＸ命令を命令レジスタ３
０で受は取った場合にシステムを完全スタック・モード
に保持する。ＲＸ命令がスタック・レベル３から実行さ
れ、次の３つの連続する命令がＲＸ命令でない場合、う
、チ４９と５０は、スタック・レベル１．２または３の
内容に応じてセットされる。スタック・レベル３がＮ０
ＯＰ命令を含むことがビットｖ３によって判定され、ス
タック２が有効な非Ｎ０ＯＰ命令を含むことがビットｖ
２によって判定された場合、ラッチ４９はエネーブル信
号Ｃを生成する。ビットＶ３とｖ２が無効で、スタック
・レベル２と３がＮ００Ｐ命令を含むことを示す場合、
ＡＮＤゲート５４は、スタック・レベル１がＲＲ命令を
含むことが有効ビットｖ１によって判定されると、エネ
ープル信号Ｂを生成する。

明らかに、どのスタックも有効ビットを含まない、す？
Ｃｂ　ｔ３、ｖｌ、Ｖ２、Ｖ３＝（１）場合、ＮＯＲゲ
ート４８は線Ａを使用可能にする。

すなわち、スタック１．２及び３中の命令列に応じて、
完全スタック・モード、部分スタック・モードまたは非
スタック・モードでシステムを動作させることができる
。

再び第１図に戻ると、図のＭＵＸ３１は、ＥＰＵプロセ
ッサ３５に命令有効指示も送る。当然のことなから；こ
の命令有効指示は、アセンブラ３４のためのエネーブル
信号Ａ、Ｂ１Ｃ１Ｄの生成と同時に生成される。

以上の説明では、ＥＰＵはＮ０ＯＰ命令を実行する必要
はないと述べてきた。しかし、これらのＮ０ＯＰ命令は
、第１図及び第３図に示すＩＰＰＵ２０−３によって実
行することができる。ただし、上記のシステムは、スタ
ック・モードで動作するとき、ＲＸ命令及びＲＲ命令を
実行すべきときにＲＸ命令、ＲＲ命令及びＮ０ＯＰ命令
の順序を維持する。

Ｅ０発明の効果 単一人力複数出力（ＳＩＭＯ）ハードウェア命令スタッ
クを設計することにより、プロセッサ遊休時間をスタッ
ク・モードでの後続の命令の実行と組み合わせた。この
装置は、命令Ｎと命令工の有効な実行の間の時間を圧縮
する。ただし、Ｎは任意の整数で、■≧Ｎ＋１である。

このスタックは、同時にそのプロセッサで異なる命令列
が一時に実行されることによって変動が導入されること
による、２つの実行動作の間のギャップを動的に調整す
ることができる。この形の圧縮は、並列決定処理が制御
論理回路により実行中のプログラムの命令の履歴に応じ
て実行されるために、ハードウェア手段によってしか効
果的に実行できない。

この装置は、ＥＰＵのプロセッサ遊休時間を減らすこと
ができる。順次実行では、確かに複雑な設計の量が制限
される。有効な動作の間の遊休時間の圧縮によりシステ
ム性能が向上する。その２つの組合せ（順次実行と有効
な動作の間の遊休時間のｚＸ圧縮）により、システム性
能がさらに向上する。

【図面の簡単な説明】

第１図は、本発明に基づく命令処理装置の作用を説明す
る図である。 第２図は、本発明を適用しうるマルチプロセッサシステ
ムを示す図である。 第３図は、第２図のＬ１キャッシュ１８Ａ−１８Ｃ，Ｉ
装置／Ｅ装置／制御記憶装置２ＯＡ−２００１及びベク
トル・プロセッサ２２Ａ−２２Ｃのより節単にした構成
を示す図である。 第４図は、本発明を適用しうるユニプロセッサシステム
を示す図である。 第５図は、第３図の実行処理装置（ＥＰＵ）２０−４の
命令スタックで使用される有効ビットを形成するための
装置を示す図である。 第６図は、第３図の実行処理装置（ＥＰＵ）２０−４の
制御回路を示す図である。 第１ｖｔｉ ２０Ａ−２０Ｃ 第２［ 第５図 第４Ｅ［ １）く°ス

Claims (1)

1. 【特許請求の範囲】 無演算命令を含む順次的な命令ストリームを実行するパ
   イプライン式プロセッサにおける命令処理装置であって
   、 （ａ）上記パイプライン式プロセッサで処理される各命
   令を受取るための命令レジスタと、 （ｂ）受取られた命令をデコードし該命令が無演算命令
   であるかどうかを判断してその結果に応じて上記受取ら
   れた命令に関連する所定のビットを制御するデコード手
   段と、 （ｃ）多重レベルを形成するように直列的に接続されか
   つ各々が出力を有する多層のスタックレジスタと、 （ｄ）上記多層のスタックレジスタの各出力に接続され
   、選択信号に応答して選択された命令を演算実行装置に
   供給する命令マルチプレクサと、（ｅ）上記命令レジス
   タ及び上記多層のスタックレジスタの各レベルに接続さ
   れ、各命令に関連する上記所定ビットの状態を判断して
   上位レベルの命令が無演算命令でない場合には該上位レ
   ベルの命令を上記演算実行装置に供給し、上位レベルの
   命令が無演算命令である場合には下位レベルの命令を上
   記演算実行装置に供給するよう上記命令マルチプレクサ
   を付勢する制御手段と、 を具備して成る命令処理装置。